[發明專利]半導體器件及其制備方法

在審

• 申請號: 202011541975.7
• 申請日: 2020-12-23
• 公開（公告）號: CN114664660A
• 公開（公告）日: 2022-06-24
• 發明（設計）人: 金宏峰;曹瑞彬;林峰;秦祥;黃宇;李春旭
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265;H01L21/027;H01L21/266;H01L29/78
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 姚姝婭

本發明涉及一種半導體器件及其制備方法，包括：提供第一導電類型的襯底；在襯底上形成第二導電類型的摻雜區，摻雜區包括相鄰的第一漂移區和第二漂移區，第二導電類型和所述第一導電類型相反；在襯底上形成多晶硅薄膜，多晶硅薄膜覆蓋在摻雜區上；在多晶硅薄膜上形成光刻膠圖形，光刻膠圖形中的光刻膠覆蓋在第一漂移區和第二漂移區上，且露出位于第一漂移區和第二漂移區之間的體區預設區上的多晶硅薄膜；進行高能離子注入，在體區預設區形成第一導電類型的體區，體區的上表面與摻雜區的上表面齊平，且體區的下表面不高于摻雜區的下表面。避免了光刻膠因刻蝕過程中的高溫而發生形貌變化，進而對高能離子注入效果產生影響的問題。

技術領域

本申請涉及半導體技術領域，特別是涉及一種半導體器件及其制備方法。

背景技術

對中低壓7V～45V NLDMOS的半導體器件，溝道的制作工藝基本一致，包括：多晶硅生長、P-Body PHO(P型體區光刻層)、多晶硅刻蝕、P-Body IMP(P型體區注入)，通過自對準工藝，大大縮短了NLDMOS的溝道長度并保持溝道長度的穩定。但隨著半導體工藝的發展，為了進一步降低Vt，避免寄生NPN型晶體管的觸發，提升NLDMOS的BV_on及TLP(Transmissionlinepulse，傳輸線脈沖)能力，需要進一步加深PB(P-Body，P型體區)的注入深度。此時，在原有的工藝整合方式“多晶硅生長+PB PHO+多晶硅刻蝕+PB注入”的基礎上，需要增加PBPHO中光刻膠的厚度，才能達到阻擋高能離子注入，保護光刻膠覆蓋區域的目的。但是，進行高能離子注入存在以下問題：1、193nm DUV光刻機常用的光刻膠的厚度1.3um，此時光刻膠的膠厚不足以阻擋高能離子的注入，更厚的DUV光刻膠成本太高；2、高能離子注入過程中，因光刻膠縮膠形貌變化嚴重，導致LDMOS器件溝道區域的P型注入離子的濃度增加，Vt偏高；3、在間距(pitch)變化的情況下，不同檔位的LDMOS器件之間Vt均勻性的差異比較明顯。

發明內容

基于此，有必要針對上述問題提供一種半導體器件及其制備方法。

一種半導體器件的制備方法，包括：

提供第一導電類型的襯底；

在襯底上形成第二導電類型的摻雜區，摻雜區包括相鄰的第一漂移區和第二漂移區，第二導電類型和第一導電類型相反；

在襯底上形成多晶硅薄膜，多晶硅薄膜覆蓋在摻雜區上；

在多晶硅薄膜上形成光刻膠圖形，光刻膠圖形中的光刻膠覆蓋在第一漂移區和第二漂移區上，且露出位于第一漂移區和第二漂移區之間的體區預設區上的多晶硅薄膜；

進行高能離子注入，在體區預設區形成第一導電類型的體區，體區的上表面與摻雜區的上表面齊平，且體區的下表面不高于摻雜區的下表面。

在其中一個實施例中，在襯底上形成第二導電類型的摻雜區的步驟包括：

進行第二導電類型離子注入，在襯底上形成摻雜區；

其中，摻雜區包括第一漂移區、第二漂移區、以及位于第一漂移區和第二漂移區之間的體區預設區。

在其中一個實施例中，在多晶硅薄膜上形成光刻膠圖形的步驟包括：

在多晶硅薄膜上形成I線光刻膠圖形，光刻膠圖形的厚度大于或等于1.6微米且小于或等于2.5微米。

在其中一個實施例中，進行高能離子注入的步驟包括：

進行注入能量大于或等于500千電子伏且小于或等于800千電子伏的高能離子注入。

在其中一個實施例中，在多晶硅薄膜上形成光刻膠圖形的步驟包括：

根據第一漂移區和第二漂移區的長度調整掩膜設計圖形的尺寸偏差后，得到新的掩膜設計圖形，其中長度的方向為第一漂移區和第二漂移區的連線方向；