[發明專利]Verilog文件轉換方法、裝置、存儲介質及設備

在審

• 申請號: 202011534094.2
• 申請日: 2020-12-22
• 公開（公告）號: CN112560401A
• 公開（公告）日: 2021-03-26
• 發明（設計）人: 田紅圣;吳蕾
• 申請（專利權）人: 成都海光微電子技術有限公司
• 主分類號: G06F40/151
• 分類號: G06F40/151;G06F30/367
• 代理公司: 北京市廣友專利事務所有限責任公司 11237
• 代理人: 張仲波

本發明一個或多個實施例公開一種Verilog文件轉換方法、裝置、存儲介質及設備，該方法包括：獲取原始Verilog文件以及配置文件，其中，所述配置文件中包括與目標電子設計自動化EDA工具對應的目標表述方式的信息；從所述原始Verilog文件中獲取描述邏輯功能的目標代碼；將所述目標代碼轉換為以所述目標表述方式進行表示，得到轉換后的文件；根據所述目標代碼生成第一測試激勵文件；根據所述第一測試激勵文件分別以所述原始Verilog文件以及所述轉換后的文件進行仿真測試，得到第一測試結果；根據所述第一測試結果，判斷所述轉換后文件與所述原始Verilog文件的功能是否一致，該方法可提高Verilog文件的通用性。

技術領域

本發明涉及計算機技術領域，尤其涉及一種Verilog文件轉換方法、裝置、存儲介質及設備。

背景技術

目前，在集成電路設計中，主要可分為半定制電路設計流程和全定制電路設計流程。其中，半定制電路設計，是指根據芯片設計規格，使用硬件描述語言(Verilog或VHDL(Very-High-Speed Integrated Circuit Hardware Description Language，超高速集成電路硬件描述語言))進行芯片的行為級描述，其中，Verilog即Verilog HDL，是一種硬件描述語言，以文本形式來描述數字系統硬件的結構和行為的語言。然后使用綜合工具將硬件描述語言轉換為門級網表，最后通過自動布局布線工具進行自動化物理設計的一種流程。在該流程中，大多數步驟可以通過EDA(Electronic design automation，電子設計自動化)工具來進行自動化設計，可以很方便實現大規模的芯片電路設計。在全定制電路設計，根據用戶的功能與性能要求，先設計出滿足功能的電路，然后手動進行版圖設計和優化。在半定制電路設計流程中，是將Verilog或VHDL設計文件通過綜合工具轉換為門級網表，然后經自動布局布線工具得到最終的版圖設計。在這種流程中，Verilog設計文件是可以和EDA工具兼容的，可以被EDA工具正確識別的。但在全定制設計流程中，是直接進行電路設計，不需將Verilog經綜合工具轉換為門級網表。在這種情況下，Verilog文件一般僅用于前期的功能驗證，很可能會出現無法與其他EDA工具兼容的情況。目前，在大型芯片設計中，經常是半定制電路設計和全定制定路設計綜合使用，部分特殊的IP(Intellectual Property，知識產權模塊)會采用定制電路設計流程完成IP內部的電路和版圖設計，然后在芯片的頂層設計時會調用IP的版圖文件和其他設計文件進行頂層的設計，同時IP的Verilog文件在頂層設計時也會被調用到，來進行頂層Verilog仿真驗證和DFT(Design For Testability，可測性設計)。這樣全定制電路設計模塊的Verilog經常會出現無法兼容后續流程EDA工具的情況。甚至也可能出現半定制設計流程中的Verilog文件在后續流程中可以對某一些EDA工具兼容，但對其他EDA工具卻無法兼容，導致Verilog文件的可移植性不好的問題。

發明內容

有鑒于此，本發明一個或多個實施例提供一種Verilog文件轉換方法、裝置、存儲介質及設備，可提高Verilog文件的與EDA工具的兼容性。

本發明一個或多個實施例提供了一種Verilog文件轉換方法，包括：獲取原始Verilog文件以及配置文件，其中，所述配置文件中包括與目標電子設計自動化EDA工具對應的目標表述方式的信息；從所述原始Verilog文件中獲取描述邏輯功能的目標代碼；將所述目標代碼轉換為以所述目標表述方式進行表示，得到轉換后的文件；

根據所述目標代碼生成第一測試激勵文件；根據所述第一測試激勵文件分別以所述原始Verilog文件以及所述轉換后的文件進行仿真測試，得到第一測試結果；根據所述第一測試結果，判斷所述轉換后文件與所述原始Verilog文件的功能是否一致。