[發(fā)明專利]Verilog文件轉(zhuǎn)換方法、裝置、存儲介質(zhì)及設(shè)備

在審

• 申請?zhí)枺?/td>: 202011534094.2
• 申請日: 2020-12-22
• 公開（公告）號: CN112560401A
• 公開（公告）日: 2021-03-26
• 發(fā)明（設(shè)計(jì)）人: 田紅圣;吳蕾
• 申請（專利權(quán)）人: 成都海光微電子技術(shù)有限公司
• 主分類號: G06F40/151
• 分類號: G06F40/151;G06F30/367
• 代理公司: 北京市廣友專利事務(wù)所有限責(zé)任公司 11237
• 代理人: 張仲波

1.一種Verilog文件轉(zhuǎn)換方法，其特征在于，包括：

獲取原始Verilog文件以及配置文件，其中，所述配置文件中包括與目標(biāo)電子設(shè)計(jì)自動化EDA工具對應(yīng)的目標(biāo)表述方式的信息；

從所述原始Verilog文件中獲取描述邏輯功能的目標(biāo)代碼；

將所述目標(biāo)代碼轉(zhuǎn)換為以所述目標(biāo)表述方式進(jìn)行表示，得到轉(zhuǎn)換后的文件；

根據(jù)所述目標(biāo)代碼生成第一測試激勵文件；

根據(jù)所述第一測試激勵文件分別以所述原始Verilog文件以及所述轉(zhuǎn)換后的文件進(jìn)行仿真測試，得到第一測試結(jié)果；

根據(jù)所述第一測試結(jié)果，判斷所述轉(zhuǎn)換后文件與所述原始Verilog文件的功能是否一致。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一測試結(jié)果中包括以所述原始Verilog文件進(jìn)行仿真測試時仿真工具輸出的第一信號，以及以所述轉(zhuǎn)換后的文件進(jìn)行仿真測試時，仿真工具輸出的第二信號，根據(jù)所述第一測試結(jié)果，判斷所述轉(zhuǎn)換后文件與所述原始Verilog文件的功能是否一致，包括：

比較所述第一信號與所述第二信號；

響應(yīng)于所述第一信號與所述第二信號一致，確定所述轉(zhuǎn)換后的文件與所述原始Verilog文件的功能一致；

響應(yīng)于所述第一信號與所述第二信號不一致，確定所述轉(zhuǎn)換后的文件與所述原始Verilog文件的功能不一致。

3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括：

響應(yīng)于根據(jù)所述第一測試結(jié)果判斷所述轉(zhuǎn)換后的文件與所述原始Verilog文件的功能不一致，修改所述配置文件；

根據(jù)修改后的配置文件重新從所述原始Verilog文件中獲取描述邏輯功能的目標(biāo)代碼，以及將重新得到的目標(biāo)代碼轉(zhuǎn)換為以所述目標(biāo)表述方式進(jìn)行表示，得到重新轉(zhuǎn)換后的文件。

4.根據(jù)權(quán)利要求1所述的方法，其特征在于，從所述原始Verilog文件中獲取描述邏輯功能的目標(biāo)代碼，包括：

從所述原始Verilog文件中識別出描述邏輯功能的代碼；

從識別出的代碼中提取出描述目標(biāo)邏輯功能的所述目標(biāo)代碼。

5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述配置文件中還包括：

邏輯功能與用于表示所述邏輯功能的Verilog代碼的對應(yīng)關(guān)系。

6.根據(jù)權(quán)利要求5所述的方法，其特征在于，從所述原始Verilog文件中識別出描述邏輯功能的代碼，包括：

根據(jù)所述邏輯功能與用于表示所述邏輯功能的Verilog代碼的對應(yīng)關(guān)系，從所述原始Verilog文件中識別出描述邏輯功能的代碼。

7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的方法，其特征在于，所述方法還包括：

在從所述原始Verilog文件中獲取描述邏輯功能的目標(biāo)代碼之后，以第二測試激勵文件對所述原始Verilog文件進(jìn)行測試，得到第二測試結(jié)果；

根據(jù)所述第二測試結(jié)果確定出所述原始Verilog文件中包括的目標(biāo)邏輯功能；

根據(jù)所述目標(biāo)邏輯功能確定所述目標(biāo)代碼是否正確。

8.一種Verilog文件轉(zhuǎn)換裝置，其特征在于，包括：

第一獲取模塊，被配置為獲取原始Verilog文件以及配置文件，其中，所述配置文件中包括與目標(biāo)電子設(shè)計(jì)自動化EDA工具對應(yīng)的目標(biāo)表述方式的信息；

第二獲取模塊，被配置為從所述原始Verilog文件中獲取描述邏輯功能的目標(biāo)代碼；

第一轉(zhuǎn)換模塊，被配置為將所述目標(biāo)代碼轉(zhuǎn)換為以所述目標(biāo)表述方式進(jìn)行表示，得到轉(zhuǎn)換后的文件；

生成模塊，被配置為根據(jù)所述目標(biāo)代碼生成第一測試激勵文件；

第一測試模塊，被配置為根據(jù)所述第一測試激勵文件分別以所述原始Verilog文件以及所述轉(zhuǎn)換后的文件進(jìn)行仿真測試，得到第一測試結(jié)果；

驗(yàn)證模塊，被配置為根據(jù)所述第一測試結(jié)果，判斷所述轉(zhuǎn)換后文件與所述原始Verilog文件的功能是否一致。