[發(fā)明專利]一種修正建立時(shí)間違反的方法、裝置及系統(tǒng)

在審

• 申請(qǐng)?zhí)枺?/td>: 202011531396.4
• 申請(qǐng)日: 2020-12-22
• 公開（公告）號(hào): CN112564682A
• 公開（公告）日: 2021-03-26
• 發(fā)明（設(shè)計(jì)）人: 韋秋初;黃運(yùn)新
• 申請(qǐng)（專利權(quán)）人: 深圳大普微電子科技有限公司
• 主分類號(hào): H03K17/28
• 分類號(hào): H03K17/28
• 代理公司: 深圳市深佳知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44285
• 代理人: 陳彥如

本發(fā)明公開了一種修正建立時(shí)間違反的方法、裝置及系統(tǒng)，在對(duì)建立時(shí)間違反路徑上的邏輯器件進(jìn)行替換時(shí)，按照延遲功耗權(quán)重比從大到小的順序依次將邏輯器件替換為替換邏輯器件，并在每次替換后將路徑余量更新為路徑余量與本次替換的替換邏輯器件的延遲減小量的和，直至更新后的路徑余量大于0或者所有邏輯器件均被替換完。可見，該方法替換同類型邏輯器件的技術(shù)上，還考慮了替換邏輯器件的功耗，由于延遲功耗權(quán)重比越大，說明替換邏輯器件后獲得的延遲收益大而增加的漏電功耗少，可見，按照延遲功耗權(quán)重比從大到小的順序進(jìn)行器件替換能夠在較快修正建立時(shí)間的基礎(chǔ)上還減少漏電功耗的增加，提高了修正建立時(shí)間違反的效率。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片時(shí)序技術(shù)領(lǐng)域，特別是涉及一種修正建立時(shí)間違反的方法、裝置及系統(tǒng)。

背景技術(shù)

隨著市場(chǎng)對(duì)芯片功耗的要求越來越高，芯片低功耗設(shè)計(jì)中劃分出來的電壓域就越來越多。低功耗設(shè)計(jì)中，信號(hào)在不同電壓域之間傳遞，不可避免地存在跨越多電壓域的時(shí)序違例路徑，建立時(shí)間違反就是其中之一。建立時(shí)間是器件采樣時(shí)鐘沿到來之前數(shù)據(jù)必須保持穩(wěn)定的時(shí)間。以同步電路為例，請(qǐng)參照?qǐng)D1，圖1為一種同步電路的結(jié)構(gòu)簡(jiǎn)圖。

靜態(tài)時(shí)序分析中，時(shí)鐘控制觸發(fā)器到觸發(fā)器的時(shí)序路徑要滿足以下兩個(gè)表達(dá)式：

表達(dá)式1：Tclk1+T1_cq+Tdelay_sk,max+T2_setup＝Tperiod+Tclk2；

表達(dá)式2：Tclk1+Tdelay_sk,min-T2_hold＝Tclk2。

其中，表達(dá)式1中左邊部分定義為data arrival time，右邊定義為data requiredtime。表達(dá)式2中左邊部分定義為data arrival time，右邊部分定義為data requiredtime。Tclk1代表時(shí)鐘控制觸發(fā)器FF1的時(shí)鐘信號(hào)延時(shí)，Tclk2代表時(shí)鐘控制觸發(fā)器FF2的時(shí)鐘信號(hào)延時(shí)，T1_cq代表觸發(fā)器FF1的時(shí)鐘端CK到其信號(hào)輸出端Q的時(shí)序弧長(zhǎng)度，Tdelay_sk,max代表組合邏輯起始點(diǎn)s點(diǎn)到k點(diǎn)組合邏輯路徑最大延遲，Tdelay_sk,min代表s點(diǎn)到k點(diǎn)組合邏輯路徑最小延時(shí)。T2_setup代表觸發(fā)器FF2的器件建立時(shí)間，T2_hold代表觸發(fā)器FF2的器件保持時(shí)間，可以通過查表獲取。Tperiod代表同步電路的時(shí)鐘周期。同步電路的時(shí)序關(guān)系要滿足這兩個(gè)表達(dá)式才能正常工作，電路設(shè)計(jì)中必須對(duì)其進(jìn)行時(shí)序分析，檢查任意兩個(gè)觸發(fā)器之間是否滿足建立時(shí)間和保持時(shí)間的關(guān)系。

當(dāng)建立時(shí)間違反的時(shí)候，Tclk1+T1_cq+Tdelay_sk,max+T2_setupTperiod+Tclk2，路徑余量Tslack＝Tperiod+Tclk2-(Tclk1+T1_cq+Tdelay_sk,max+T2_setup)0。現(xiàn)有技術(shù)中修復(fù)建立時(shí)間違反的通用方法是減小任意兩個(gè)觸發(fā)器之間的組合邏輯路徑延遲或者調(diào)整路徑上兩個(gè)觸發(fā)器的時(shí)鐘延遲。而替換組合邏輯路徑上的邏輯器件的類型就是減小組合邏輯路徑延遲一種常用方式。

具體地，器件的工作電壓越高，其漏電功耗就越大。器件的閾值電壓越高，其延遲越大，但是漏電功耗小。因此，為了減小組合邏輯路徑的延遲，通常把高閾值電壓的器件直接替換為超低閾值電壓的器件。該種方式雖然能有效減小器件延遲，從而減小路徑延時(shí)，但是會(huì)增加漏電功耗。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種修正建立時(shí)間違反的方法、裝置及系統(tǒng)，在較快修正建立時(shí)間的基礎(chǔ)上還減少漏電功耗的增加，提高了修正建立時(shí)間違反的效率。

為解決上述技術(shù)問題，本發(fā)明提供了一種修正建立時(shí)間違反的方法，包括：

S11：獲取同一時(shí)鐘域中觸發(fā)器到觸發(fā)器之間的建立時(shí)間違反路徑及路徑余量；

S12：計(jì)算所述建立時(shí)間違反路徑上的邏輯器件與和所述邏輯器件同類型的替換邏輯器件的延遲功耗權(quán)重比；