[發(fā)明專利]FPGA接口單元、FPGA接口模塊及FPGA接口系統(tǒng)

有效

• 申請?zhí)枺?/td>: 202011505041.8
• 申請日: 2020-12-18
• 公開（公告）號: CN112688709B
• 公開（公告）日: 2022-03-29
• 發(fā)明（設(shè)計）人: 周建沖;吳智
• 申請（專利權(quán)）人: 上海安路信息科技股份有限公司
• 主分類號: H04B1/40
• 分類號: H04B1/40;G06F13/38
• 代理公司: 上海恒銳佳知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31286
• 代理人: 黃海霞

本發(fā)明提供了一種FPGA接口單元，包括第一發(fā)送與接收通路、第二發(fā)送與接收通路以及時鐘管理單元，所述時鐘管理單元與所述第一發(fā)送與接收通路、所述第二發(fā)送與接收通路連接，以實現(xiàn)對所述第一發(fā)送與接收通路、所述第二發(fā)送與接收通路的驅(qū)動。所述FPGA接口單元中，包括第一發(fā)送與接收通路、第二發(fā)送與接收通路以及時鐘管理單元，時鐘管理單元與所述第一發(fā)送與接收通路、所述第二發(fā)送與接收通路連接，以實現(xiàn)對所述第一發(fā)送與接收通路、所述第二發(fā)送與接收通路的驅(qū)動，兩條發(fā)送與接收通路共享一個時鐘管理單元，提高了發(fā)送與接收通路適應(yīng)不同協(xié)議標(biāo)準(zhǔn)的靈活性。本發(fā)明還提供了一種FPGA接口模塊和FPGA接口系統(tǒng)。

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA技術(shù)領(lǐng)域，尤其涉及一種FPGA接口單元、FPGA接口模塊及FPGA接口系統(tǒng)。

背景技術(shù)

現(xiàn)今的現(xiàn)場可編程門陣列(Field Programmable GateArray，F(xiàn)PGA)中實現(xiàn)高速接口一般采用四條發(fā)送和接收通路共享一個時鐘管理單元(Clock Master Unit，CMU)，每條發(fā)送和接收通路共享時鐘管理單元產(chǎn)生的高速時鐘信號，從而實現(xiàn)節(jié)省時鐘管理單元開銷、減小系統(tǒng)功耗和面積的目的。但FPGA是通用器件，需要靈活性來適應(yīng)不同的協(xié)議標(biāo)準(zhǔn)，傳統(tǒng)的四條發(fā)送和接收通路共享一個時鐘管理單元的方式在一定程度上限制了應(yīng)用的靈活性。

因此，有必要提供一種新型的FPGA接口單元、FPGA接口模塊及FPGA接口系統(tǒng)以解決現(xiàn)有技術(shù)中存在的上述問題。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種FPGA接口單元、FPGA接口模塊及FPGA接口系統(tǒng)，以提高發(fā)送和接收通路適應(yīng)不同協(xié)議標(biāo)準(zhǔn)的靈活性。

為實現(xiàn)上述目的，本發(fā)明的所述FPGA接口單元，包括：

第一發(fā)送與接收通路；

第二發(fā)送與接收通路；以及

時鐘管理單元，與所述第一發(fā)送與接收通路、所述第二發(fā)送與接收通路連接，以實現(xiàn)對所述第一發(fā)送與接收通路、所述第二發(fā)送與接收通路的驅(qū)動。

所述FPGA接口單元的有益效果在于：包括第一發(fā)送與接收通路、第二發(fā)送與接收通路以及時鐘管理單元，時鐘管理單元與所述第一發(fā)送與接收通路、所述第二發(fā)送與接收通路連接，以實現(xiàn)對所述第一發(fā)送與接收通路、所述第二發(fā)送與接收通路的驅(qū)動，兩條發(fā)送與接收通路共享一個時鐘管理單元，提高了發(fā)送與接收通路適應(yīng)不同協(xié)議標(biāo)準(zhǔn)的靈活性。

優(yōu)選地，所述FPGA接口單元還包括第一時鐘恢復(fù)單元、第二時鐘恢復(fù)單元、恢復(fù)時鐘選擇單元和時鐘緩沖單元，所述第一時鐘恢復(fù)單元的一端與所述第一發(fā)送與接收通路連接，所述第一時鐘恢復(fù)單元的另一端與所述恢復(fù)時鐘選擇單元的第一輸入端連接，所述第二時鐘恢復(fù)單元的一端與所述第二發(fā)送與接收通路連接，所述第二時鐘恢復(fù)單元的另一端與所述恢復(fù)時鐘選擇單元的第二輸入端連接，所述恢復(fù)時鐘選擇單元的輸出端與所述時鐘緩沖單元的輸入端連接，所述時鐘緩沖單元的輸出端用于輸出恢復(fù)時鐘。其有益效果在于：便于節(jié)約輸出接口資源。

優(yōu)選地，所述FPGA接口單元還包括第一時鐘恢復(fù)單元、第二時鐘恢復(fù)單元、第一時鐘緩沖單元和第二時鐘緩沖單元，所述第一時鐘恢復(fù)單元的一端與所述第一發(fā)送與接收通路連接，所述第一時鐘恢復(fù)單元的另一端與所述第一時鐘緩沖單元的輸入端連接，所述第二時鐘恢復(fù)單元的一端與所述第二發(fā)送與接收通路連接，所述第二時鐘恢復(fù)單元的另一端與所述第二時鐘緩沖單元連接，所述第一時鐘緩沖單元的輸出端和所述第二時鐘緩沖單元的輸出端用于輸出恢復(fù)時鐘。其有益效果在于：便于節(jié)約輸出接口資源，且能夠同時輸出第一發(fā)送與接收通路和第二發(fā)送與接收通路的恢復(fù)時鐘。

優(yōu)選地，所述第一發(fā)送與接收通路和所述第二發(fā)送與接收通路均包括發(fā)送通路和接收通路。

本發(fā)明還提供了一種FPGA接口模塊，包括：

FPGA接口單元，所述FPGA接口單元的數(shù)量為2；以及