[發明專利]FPGA接口單元、FPGA接口模塊及FPGA接口系統

有效

• 申請號: 202011505041.8
• 申請日: 2020-12-18
• 公開（公告）號: CN112688709B
• 公開（公告）日: 2022-03-29
• 發明（設計）人: 周建沖;吳智
• 申請（專利權）人: 上海安路信息科技股份有限公司
• 主分類號: H04B1/40
• 分類號: H04B1/40;G06F13/38
• 代理公司: 上海恒銳佳知識產權代理事務所(普通合伙) 31286
• 代理人: 黃海霞

1.一種FPGA接口單元，其特征在于，包括：

第一發送與接收通路；

第二發送與接收通路；以及

時鐘管理單元，與所述第一發送與接收通路、所述第二發送與接收通路連接，以實現對所述第一發送與接收通路、所述第二發送與接收通路的驅動；

其中，還包括第一時鐘恢復單元、第二時鐘恢復單元、第一時鐘緩沖單元和第二時鐘緩沖單元，所述第一時鐘恢復單元的一端與所述第一發送與接收通路連接，所述第一時鐘恢復單元的另一端與所述第一時鐘緩沖單元的輸入端連接，所述第二時鐘恢復單元的一端與所述第二發送與接收通路連接，所述第二時鐘恢復單元的另一端與所述第二時鐘緩沖單元連接，所述第一時鐘緩沖單元的輸出端和所述第二時鐘緩沖單元的輸出端用于輸出恢復時鐘。

2.根據權利要求1所述的FPGA接口單元，其特征在于，所述第一發送與接收通路和所述第二發送與接收通路均包括發送通路和接收通路。

3.一種FPGA接口模塊，其特征在于，包括：

如權利要求1～2任意一項所述的FPGA接口單元，所述FPGA接口單元的數量為2；以及

時鐘選擇單元，與兩個所述FPGA接口單元連接。

4.根據權利要求3所述的FPGA接口模塊，其特征在于，所述時鐘選擇單元包括第一選擇單元、第二選擇單元、第三選擇單元和第四選擇單元，所述第一選擇單元的輸出端與一個所述FPGA接口單元的時鐘管理單元和所述第四選擇單元的第一輸入端連接，所述第一選擇單元的第一輸入端和所述第三選擇單元的第二輸入端與相同或不同的片外時鐘單元連接，所述第一選擇單元的第二輸入端與所述第二選擇單元的輸出端連接，所述第二選擇單元的第一輸入端和所述第四選擇單元的第二輸入端與相同或不同的片內時鐘單元連接，所述第三選擇單元的輸出端與另一所述FPGA接口單元的時鐘管理單元和所述第二選擇單元的第二輸入端連接，所述第三選擇單元的第一輸入端與所述第四選擇單元的輸出端連接。

5.根據權利要求3所述的FPGA接口模塊，其特征在于，所述時鐘選擇單元包括第一選擇單元、第二選擇單元、第三選擇單元和第四選擇單元，所述第一選擇單元的輸出端與一個所述FPGA接口單元的時鐘管理單元和所述第四選擇單元的第一輸入端連接，所述第一選擇單元的第一輸入端和所述第三選擇單元的第二輸入端與相同或不同的片內時鐘單元連接，所述第一選擇單元的第二輸入端與所述第二選擇單元的輸出端連接，所述第二選擇單元的第一輸入端和所述第四選擇單元的第二輸入端與相同或不同的片外時鐘單元連接，所述第三選擇單元的輸出端與另一所述FPGA接口單元的時鐘管理單元和所述第二選擇單元的第二輸入端連接，所述第三選擇單元的第一輸入端與所述第四選擇單元的輸出端連接。

6.根據權利要求3所述的FPGA接口模塊，其特征在于，所述時鐘選擇單元包括第一選擇單元、第二選擇單元、第三選擇單元和第四選擇單元，所述第一選擇單元的輸出端與一個所述FPGA接口單元的時鐘管理單元和所述第四選擇單元的第一輸入端連接，所述第一選擇單元的第一輸入端和所述第四選擇單元的第二輸入端與相同或不同的片內時鐘單元連接，所述第一選擇單元的第二輸入端與所述第二選擇單元的輸出端連接，所述第三選擇單元的第二輸入端和所述第二選擇單元的第一輸入端與相同或不同的片外時鐘單元連接，所述第三選擇單元的輸出端與另一所述FPGA接口單元的時鐘管理單元和所述第二選擇單元的第二輸入端連接，所述第三選擇單元的第一輸入端與所述第四選擇單元的輸出端連接。