[發明專利]64B/66B轉換的serdes架構

在審

• 申請號: 202011504058.1
• 申請日: 2020-12-18
• 公開（公告）號: CN112543158A
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 李寧;宣學雷
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: H04L25/49
• 分類號: H04L25/49
• 代理公司: 深圳國新南方知識產權代理有限公司 44374
• 代理人: 胡志桐

本發明提供了一種64B/66B轉換的serdes架構，包括XLGMII、PCS層和PMA層，配置所述PCS層和所述PMA層的接口位寬為66bit。本發明的64B/66B轉換的serdes架構，64B/66B轉換的serdes架構通過配置PCS及與PMA的接口數據寬度為66bit，減少了PCS內部時鐘數量，有效降低PCS內部的工作頻率和邏輯復雜度，降低了PCS內部數字設計的時序要求，可有效降低芯片設計成本，提高芯片性能及可靠性。

【技術領域】

本發明涉及及FPGA芯片的IP設計技術領域，尤其涉及一種64B/66B轉換的serdes架構。

【背景技術】

高速串行收發器(High Speed Serial Transceiver)是當前包括現場可編程門陣列(Field Programmable Gate Array,FPGA)在內的高速芯片中的重要功能組成部分，由物理媒介適配層(Physical Medium Attachment，PMA)和物理編碼子層(Physical CodingSub-layer，PCS)等IP組成。PCS支持靈活的Word Alignment功能；Channel Bonding：實現通道對齊，CTC(Clock Tolerance Compensation)：實現補償發送時鐘和接收時鐘的微小頻差等常見功能。

在serdes IP中，64B_66B編解碼是需要支持的常見功能。現有技術中的架構，發送側需要在發送變速盒tx_gear_box中通過tx buffer進行時鐘頻率切換，因時鐘頻率變快了，所以每33個時鐘周期暫停一拍讀操作，插入idle字節，以保證帶寬匹配。之后將66bit數據整合為64bit數據，再刪去idle字節，以適配PCS/PMA接口的要求。

接收側與發送側相反，在接收變速盒rx_gear_box中，先將64bit數據拼接為66bit數據，并寫入rx buffer進行時鐘域切換，由于切換到時鐘頻率較低的時鐘域，所以每33個時鐘周期暫停一拍寫操作，從而保證接收通道帶寬匹配。

此種結構中PCS與PMA接口是64bit(16bit、20bit，32bit，40bit)位寬，接口速率為高速差分線速率與位寬的比值，PCS內部處理包括兩個時鐘域，須要gear模塊進行時鐘域切換，數據重新整合，位寬轉換，芯片設計復雜度相對較高。

【發明內容】

本發明的目的在于提供了一種64B/66B轉換的serdes架構。

為達到上述目的，本發明提供一種64B/66B轉換的serdes架構，包括XLGMII、PCS層和PMA層，配置所述PCS層和所述PMA層的接口位寬為66bit。

優選的，所述PCS層包括PCS發送裝置，所述PCS發送裝置包括編碼模塊和擾碼模塊，

所述編碼模塊，用于將所述XLGMII的接口數據編碼為64B_66B塊數據；

所述擾碼模塊，用于將所述64B_66B塊數據進行擾碼。

優選的，所述PMA層包括PMA發送裝置。

優選的，所述PCS發送裝置、PMA發送裝置處于同一個時鐘域。

優選的，所述PCS層包括PCS接收裝置，所述PCS接收裝置包括塊同步模塊、解擾碼模塊和解碼模塊，

所述塊同步模塊，用于根據塊同步頭信息對接收的64B_66B塊數據進行同步界定；

所述解擾碼模塊，用于對所述64B_66B塊數據進行解擾碼；

所述解碼模塊，用于將所述解擾碼后的64B_66B塊數據進行解碼并發送至所述XLGMII。

優選的，所述PMA層包括PMA接收裝置。

優選的，所述PCS接收裝置、PMA接收裝置處于同一個時鐘域。