[發(fā)明專利]SerDes模塊時(shí)鐘網(wǎng)絡(luò)架構(gòu)

在審

• 申請(qǐng)?zhí)枺?/td>: 202011504057.7
• 申請(qǐng)日: 2020-12-18
• 公開（公告）號(hào): CN112636751A
• 公開（公告）日: 2021-04-09
• 發(fā)明（設(shè)計(jì)）人: 項(xiàng)圣文;劉應(yīng)
• 申請(qǐng)（專利權(quán)）人: 深圳市紫光同創(chuàng)電子有限公司
• 主分類號(hào): H03L7/197
• 分類號(hào): H03L7/197
• 代理公司: 深圳國(guó)新南方知識(shí)產(chǎn)權(quán)代理有限公司 44374
• 代理人: 周雷

本發(fā)明提供了一種SerDes模塊時(shí)鐘網(wǎng)絡(luò)架構(gòu)，包括參考時(shí)鐘輸入端口，多個(gè)數(shù)據(jù)傳輸通道，若干用戶邏輯接口，若干分頻支路和鎖相環(huán)；所述參考時(shí)鐘輸入端口接收輸入時(shí)鐘并輸送到所述鎖相環(huán)，所述鎖相環(huán)接收所述輸入時(shí)鐘并輸出PLL輸出時(shí)鐘信號(hào)，所述PLL輸出時(shí)鐘信號(hào)輸送到多個(gè)數(shù)據(jù)傳輸通道，以及，所述PLL輸出時(shí)鐘信號(hào)輸送到所述分頻支路、經(jīng)分頻后輸出用戶接口時(shí)鐘并輸送到用戶邏輯接口；所述分頻支路與所述用戶邏輯接口一一對(duì)應(yīng)。本發(fā)明的SerDes模塊時(shí)鐘網(wǎng)絡(luò)架構(gòu)，SerDes內(nèi)部的PLL輸出時(shí)鐘信號(hào)給內(nèi)部專用通道(數(shù)據(jù)傳輸通道)時(shí)，同時(shí)也分出若干分頻支路，經(jīng)過分頻之后，輸出給用戶邏輯接口提供給FPGA使用。

【技術(shù)領(lǐng)域】

本發(fā)明涉及集成電路芯片技術(shù)領(lǐng)域，尤其涉及一種SerDes模塊時(shí)鐘網(wǎng)絡(luò)架構(gòu)。

【背景技術(shù)】

當(dāng)前SerDes(Serializer/Deserializer，串行器/解串器)內(nèi)部的PLL(PhaseLocked Loop，鎖相環(huán))一作為SerDes內(nèi)部通道的專用時(shí)鐘使用，不能獨(dú)立于通道作為獨(dú)立的PLL輸出時(shí)鐘提供給FPGA(Field Programmable Gate Array，可編輯邏輯門陣列)使用。

現(xiàn)有技術(shù)不足在于，當(dāng)前SerDes的時(shí)鐘網(wǎng)絡(luò)架構(gòu)使PLL的功能應(yīng)用受限，只能與SerDes內(nèi)部通道綁定使用，從而對(duì)FPGA需多個(gè)PLL產(chǎn)生多個(gè)時(shí)鐘的場(chǎng)景使用受限，特別是當(dāng)SerDes功能不使用的時(shí)候，造成SerDes內(nèi)部的PLL資源浪費(fèi)。

【發(fā)明內(nèi)容】

本發(fā)明的目的在于提供了一種SerDes模塊時(shí)鐘網(wǎng)絡(luò)架構(gòu)，以充分利用SerDes內(nèi)部的PLL時(shí)鐘資源。

為達(dá)到上述目的，本發(fā)明提供了一種SerDes模塊時(shí)鐘網(wǎng)絡(luò)架構(gòu)，包括參考時(shí)鐘輸入端口，多個(gè)數(shù)據(jù)傳輸通道，若干用戶邏輯接口，若干分頻支路和鎖相環(huán)；所述參考時(shí)鐘輸入端口接收輸入時(shí)鐘并輸送到所述鎖相環(huán)，所述鎖相環(huán)接收所述輸入時(shí)鐘并輸出PLL輸出時(shí)鐘信號(hào)，所述PLL輸出時(shí)鐘信號(hào)輸送到多個(gè)數(shù)據(jù)傳輸通道，以及，所述PLL輸出時(shí)鐘信號(hào)輸送到所述分頻支路、經(jīng)分頻后輸出用戶接口時(shí)鐘并輸送到用戶邏輯接口；所述分頻支路與所述用戶邏輯接口一一對(duì)應(yīng)。

優(yōu)選的，所述分頻支路為2個(gè)，所述用戶邏輯接口為2個(gè)。

優(yōu)選的，每個(gè)所述分頻支路的分頻系數(shù)均獨(dú)立。

優(yōu)選的，所述分頻系數(shù)為小數(shù)分頻或整數(shù)分頻。

優(yōu)選的，所述分頻系數(shù)可參數(shù)配置。

優(yōu)選的，所述鎖相環(huán)與所述多個(gè)數(shù)據(jù)傳輸通道為分離結(jié)構(gòu)。

本發(fā)明的有益效果在于：提供了一種SerDes模塊時(shí)鐘網(wǎng)絡(luò)架構(gòu)，SerDes內(nèi)部的PLL輸出時(shí)鐘信號(hào)給內(nèi)部專用通道(數(shù)據(jù)傳輸通道)時(shí)，同時(shí)也分出若干分頻支路，經(jīng)過分頻之后，輸出給用戶邏輯接口提供給FPGA使用。

【附圖說明】

圖1為本發(fā)明實(shí)施例SerDes模塊時(shí)鐘網(wǎng)絡(luò)架構(gòu)的結(jié)構(gòu)圖。

【具體實(shí)施方式】

為使本說明書的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本說明書具體實(shí)施例及相應(yīng)的附圖對(duì)本說明書技術(shù)方案進(jìn)行清楚、完整地描述。顯然，所描述的實(shí)施例僅是本說明書一部分實(shí)施例，而不是全部的實(shí)施例?；诒菊f明書中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本說明書保護(hù)的范圍。需要說明的是，在不沖突的情況下，本申請(qǐng)中的實(shí)施例及實(shí)施例中的特征可以相互組合。

本發(fā)明的說明書和權(quán)利要求書及上述附圖中的術(shù)語(yǔ)“第一”、“第二”和“第三”等是用于區(qū)別不同對(duì)象，而非用于描述特定順序。此外，術(shù)語(yǔ)“包括”以及它們?nèi)魏巫冃?，意圖在于覆蓋不排他的包含。例如包含了一系列步驟或單元的過程、方法、系統(tǒng)、產(chǎn)品或設(shè)備沒有限定于已列出的步驟或單元，而是可選地還包括沒有列出的步驟或單元，或可選地還包括對(duì)于這些過程、方法、產(chǎn)品或設(shè)備固有的其它步驟或單元。