[發(fā)明專利]SerDes模塊時鐘網(wǎng)絡(luò)架構(gòu)

在審

• 申請?zhí)枺?/td>: 202011504057.7
• 申請日: 2020-12-18
• 公開（公告）號: CN112636751A
• 公開（公告）日: 2021-04-09
• 發(fā)明（設(shè)計）人: 項圣文;劉應
• 申請（專利權(quán)）人: 深圳市紫光同創(chuàng)電子有限公司
• 主分類號: H03L7/197
• 分類號: H03L7/197
• 代理公司: 深圳國新南方知識產(chǎn)權(quán)代理有限公司 44374
• 代理人: 周雷

1.一種SerDes模塊時鐘網(wǎng)絡(luò)架構(gòu)，其特征在于，包括參考時鐘輸入端口，多個數(shù)據(jù)傳輸通道，若干用戶邏輯接口，若干分頻支路和鎖相環(huán)；

所述參考時鐘輸入端口接收輸入時鐘并輸送到所述鎖相環(huán)，

所述鎖相環(huán)接收所述輸入時鐘并輸出PLL輸出時鐘信號，

所述PLL輸出時鐘信號輸送到多個數(shù)據(jù)傳輸通道，以及，

所述PLL輸出時鐘信號輸送到所述分頻支路、經(jīng)分頻后輸出用戶接口時鐘并輸送到用戶邏輯接口；

所述分頻支路與所述用戶邏輯接口一一對應。

2.根據(jù)權(quán)利要求1所述的SerDes模塊時鐘網(wǎng)絡(luò)架構(gòu)，其特征在于，所述分頻支路為2個，所述用戶邏輯接口為2個。

3.根據(jù)權(quán)利要求1所述的SerDes模塊時鐘網(wǎng)絡(luò)架構(gòu)，其特征在于，每個所述分頻支路的分頻系數(shù)均獨立。

4.根據(jù)權(quán)利要求3所述的SerDes模塊時鐘網(wǎng)絡(luò)架構(gòu)，其特征在于，所述分頻系數(shù)為小數(shù)分頻或整數(shù)分頻。

5.根據(jù)權(quán)利要求3所述的SerDes模塊時鐘網(wǎng)絡(luò)架構(gòu)，其特征在于，所述分頻系數(shù)可參數(shù)配置。

6.根據(jù)權(quán)利要求1所述的SerDes模塊時鐘網(wǎng)絡(luò)架構(gòu)，其特征在于，所述鎖相環(huán)與所述多個數(shù)據(jù)傳輸通道為分離結(jié)構(gòu)。