[發明專利]神經網絡電路的超低功耗負時序余量時序監測方法

有效

• 申請號: 202011502323.2
• 申請日: 2020-12-18
• 公開（公告）號: CN112731100B
• 公開（公告）日: 2022-12-27
• 發明（設計）人: 單偉偉;李子煜
• 申請（專利權）人: 東南大學
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 熊玉瑋

本發明公開了神經網絡電路的超低功耗負時序余量時序監測方法，涉及基于片上時序檢測的自適應電壓調節技術，屬于集成電路低功耗設計的技術領域。本發明提供一種神經網絡電路的超低功耗工作方法，通過在其關鍵路徑特定位置插入時序監測單元，并設置部分電路工作在“負時序余量”下，從而使得系統可以進一步降低電壓、壓縮時序余量，獲得更高的功耗收益。

技術領域

本發明公開了神經網絡電路的超低功耗負時序余量時序監測方法，涉及基于片上時序檢測的自適應電壓調節技術，屬于集成電路低功耗設計的技術領域。

背景技術

隨著集成電路（Integrated Circuit ,IC）工藝尺寸的逐漸縮小，工藝、電壓、溫度（Process-Voltage-Temperature, PVT）等偏差對電路的影響也會增大。IC設計者通常會通過預留時序余量的方式保證芯片在最壞情況的PVT環境下也能夠正常工作。“最壞情況”是指對電路時序造成負面影響的各種不利因素同時出現的情況，但在芯片實際工作中，最壞情況很少發生甚至不發生，這就導致了設計過于保守，造成了芯片性能和功耗的浪費。

片上時序監測技術通過在電路中加入時序監測單元監測PVT偏差對關鍵路徑時序的影響并根據監測的信息自適應地調節工作電壓，有效釋放預留的時序余量進而提升性能，抑制PVT偏差對電路的影響。在數字電路中，影響功能和性能的最重要的一個因素就是關鍵路徑，即電路中延時最長的一條或一組路徑。

為了確保數字電路能夠正常工作，必須保證所有的關鍵路徑在電路的每個執行周期內都能將上一個周期的輸出數據正確地傳遞給下一級寄存器，并且寄存器能完成正確地采樣。神經網絡加速器的結構以運算邏輯為主，通常由大量的乘累加運算單元組成，而關鍵路徑一般也由這部分邏輯產生。

目前，神經網絡中比較常見的運算單元類型主要分為加法樹型和自累加型的運算單元，其中，自累加型運算單元關鍵路徑延時較短，可以支持更高的工作頻率，為了追求算力，現有的神經網絡加速器大多都采用了自累加型運算單元，其中進位鏈所在路徑構成了累加結構中最長的拓撲結構，即關鍵路徑。在傳統的數字電路設計中，結合自適應電壓調節的方案，系統往往只能工作在以最關鍵的時序路徑延時為時鐘周期的情況下，在到達第一次時序出錯點（Point of the First Failure, PoFF）后，立即抬升電壓，使得系統穩定在第一次時序出錯之前（Point Before the First Failure, PBFF）的電壓點，目前已公開的神經網絡在線監測方案也是如此。而事實上關鍵路徑的延時與數據的相關性很大，多數情況下數據的翻轉并不會發生在最長的路徑結構中（累加寄存器最高位為末端的數據路徑），此時以累加寄存器最高位為關鍵路徑基準進行自適應調節，將導致電路仍然存在一定的時序余量，并不能將時序余量完全消除。此外，常規基于末端時序監測的自適應調節方法可能存在由于最長路徑不激活引起的時序違規漏報，從而影響系統的穩定性。

發明內容

本發明的發明目的是針對上述背景技術的不足，提供了神經網絡電路的超低功耗負時序余量時序監測方法，以較低的電路成本在保證電路正確的前提下進一步壓縮時序余量，解決了以神經網絡累加寄存器最高位為關鍵路徑時功耗收益減小、穩定性差的技術問題。

本發明為實現上述發明目的采用如下技術方案：使用時序監測單元監測關鍵路徑的時序，在時序緊張時發出報警信號給系統狀態機，狀態機控制系統的工作電壓與工作頻率。

時序監測單元插入點的選擇，當輸入特征值為x比特，輸入權重為y比特，乘法操作后數據位寬擴展為(x+y-1)比特，假設神經網絡關鍵路徑的累加寄存器位寬為z比特，則只需要針對第(x+y-1)比特至第(z-2)比特中的任意一位進行監測即可。

面向低功耗的時序監測單元組，每個時序監測單元的輸入端接在神經網絡一個運算單元中關鍵路徑即自累加型加法器進位鏈中的時序監測單元插入點，在時鐘信號高相位時監測關鍵路徑插入點的時序并在其時序緊張時輸出報警信號。