[發(fā)明專利]鎢結(jié)構(gòu)及形成所述結(jié)構(gòu)的方法

有效

• 申請?zhí)枺?/td>: 202011499891.1
• 申請日: 2020-12-18
• 公開（公告）號: CN113130387B
• 公開（公告）日: 2023-01-03
• 發(fā)明（設(shè)計(jì)）人: J·D·格林利;C·G·埃莫;T·蘭普頓;E·A·麥克蒂爾;R·J·克萊因
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 王龍

本申請案涉及鎢結(jié)構(gòu)及形成所述結(jié)構(gòu)的方法。描述用于在例如半導(dǎo)體襯底的襯底上方形成鎢導(dǎo)電結(jié)構(gòu)的方法。所描述實(shí)例包含在支撐結(jié)構(gòu)上方形成含硅材料，例如經(jīng)摻雜的含硅材料。隨后，接著將所述含硅材料轉(zhuǎn)化為含有所述摻雜劑材料的鎢晶種材料。接著，將在所述鎢晶種材料上方形成較低電阻的鎢填充物材料。

技術(shù)領(lǐng)域

本文中所描述的實(shí)施例大體上涉及微電子裝置的鎢結(jié)構(gòu)的制造，例如半導(dǎo)體裸片上的鎢結(jié)構(gòu)；且更特定來說，涉及形成具有所期望電特性的此類鎢結(jié)構(gòu)的方法，且涉及所得結(jié)構(gòu)。

背景技術(shù)

微電子裝置在日常生活中無處不在。存在小型化及降低功率要求而且增加處理能力及速度的持續(xù)需求。在這些競爭需求下，下伏電路系統(tǒng)的復(fù)雜性及密度連同形成此電路系統(tǒng)的制造工藝的復(fù)雜性一起增長。隨著形成此電路系統(tǒng)的結(jié)構(gòu)的密度增加，由于個(gè)別導(dǎo)電結(jié)構(gòu)的尺寸縮小，制造具有可接受的電性質(zhì)的導(dǎo)電結(jié)構(gòu)變得越來越具挑戰(zhàn)性。

此類微電子裝置的實(shí)例包含半導(dǎo)體結(jié)構(gòu)(例如形成在半導(dǎo)體襯底上的半導(dǎo)體裝置(稱為“半導(dǎo)體裸片”))，以及可形成在中介層及/或其它非半導(dǎo)體襯底上方的電路組件及互連件。半導(dǎo)體結(jié)構(gòu)包含全部經(jīng)圖案化以形成電路組件及電路組件之間的所期望互連件的半導(dǎo)體、電介質(zhì)及導(dǎo)電元件。導(dǎo)電結(jié)構(gòu)通常由一或多種金屬或含金屬材料形成。

然而，以常規(guī)方式形成的導(dǎo)電結(jié)構(gòu)的電阻通常隨著所述結(jié)構(gòu)的尺寸減小而增加，從而潛在地使具有必要電性質(zhì)的半導(dǎo)體結(jié)構(gòu)的制造復(fù)雜化。此增加的電阻因此可能引起使用更多稀有材料或處理方法，或開發(fā)出新的復(fù)雜裝置設(shè)計(jì)，以形成具有合適電性質(zhì)的結(jié)構(gòu)及/或減弱以減小的尺寸形成的導(dǎo)電材料對電路功能的影響。

發(fā)明內(nèi)容

一方面，本申請案提供一種形成多層結(jié)構(gòu)的方法，所述方法包括：在襯底上方形成含硅材料，所述含硅材料包含摻雜劑；將所述含硅材料的至少一部分轉(zhuǎn)化為鎢晶種材料，其中所述鎢晶種材料的大部分是β相鎢；及在所述鎢晶種材料上方形成鎢填充物，其中所述鎢填充物的所述鎢的大部分是α相鎢，且所述鎢填充物的大部分具有具至少80nm的最大尺寸的晶粒大小。

另一方面，本申請案進(jìn)一步提供一種多層結(jié)構(gòu)，其包括：第一電介質(zhì)層級，其經(jīng)形成在微電子裝置的襯底上；第二電介質(zhì)層級，其經(jīng)安置在所述第一電介質(zhì)層級上，所述第二電介質(zhì)層級包括形成在其中的凹口，所述凹口中的至少一些延伸到所述第一電介質(zhì)層級；鎢晶種層，其包括鎢及額外材料；及鎢填充物，其經(jīng)安置在所述晶種層上且填充其中存在所述鎢晶種層的所述凹口，所述鎢填充物中的鎢的大部分包括具有具至少約80nm的最大尺寸的晶粒大小的α相鎢。

又一方面，本申請案進(jìn)一步提供一種存儲器裝置，其包括：電介質(zhì)層級，其包括凹口；鎢晶種層，其經(jīng)安置在所述凹口中，所述鎢晶種層除鎢以外還包含材料；及鎢填充物材料，其經(jīng)安置在所述凹口中的所述鎢晶種層上，其中所述鎢晶種層的大部分是β相鎢，且其中所述鎢填充物材料的大部分是具有具至少50納米的最大尺寸的晶粒大小的α相鎢。

附圖說明

圖1描繪存儲器裝置的代表性部分，所述代表性部分描繪其中可利用所揭示技術(shù)的實(shí)例環(huán)境；其中存儲器單元陣列的實(shí)例部分描繪為在虛線(指示任選結(jié)構(gòu))內(nèi)，且存儲器裝置的物理結(jié)構(gòu)描繪為在實(shí)例存儲器單元陣列上方及下方，并以豎直截面展示。

圖2A到2F描繪并入鎢導(dǎo)電結(jié)構(gòu)的實(shí)例半導(dǎo)體裸片的代表性部分在實(shí)例制造工藝的代表性階段期間的簡化橫截面圖示。

圖3描繪用于形成例如圖1及2A到2F的導(dǎo)電結(jié)構(gòu)的鎢結(jié)構(gòu)的實(shí)例制造工藝(包含任選操作及變動)的流程圖。

具體實(shí)施方式

以下描述及附圖說明特定結(jié)構(gòu)及工藝以使所屬領(lǐng)域的技術(shù)人員能夠制造及使用所述結(jié)構(gòu)及工藝。所描述結(jié)構(gòu)及工藝僅是實(shí)例，且實(shí)施本文中的教示的其它實(shí)施例可并入本文中所提供的實(shí)例的結(jié)構(gòu)、邏輯、電氣、工藝及其它變化。一些實(shí)施例的部分及特征可被包含在其它實(shí)施例的部分及特征中或替換其它實(shí)施例的部分及特征。