[發(fā)明專利]一種面向輕量級分組密碼算法的可重構(gòu)陣列單元及陣列

在審

• 申請?zhí)枺?/td>: 202011486285.6
• 申請日: 2020-12-16
• 公開（公告）號: CN112613080A
• 公開（公告）日: 2021-04-06
• 發(fā)明（設(shè)計(jì)）人: 黃海;徐江;劉志偉;趙石磊;于斌;孫銘瑋;劉玲;石峰碩
• 申請（專利權(quán)）人: 哈爾濱理工大學(xué)
• 主分類號: G06F21/72
• 分類號: G06F21/72;G06F9/30
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種面向輕量級分組密碼算法的可重構(gòu)陣列單元，其特征在于，包括：邏輯單元(LOU)、S盒查找表單元(LUT)、算數(shù)單元(AU)、置換單元(PU)、移位單元(SU)和有限域乘法單元(GU)、多路復(fù)用器(MUX)、寄存器(REG)；

所述邏輯單元(LOU)、S盒查找表單元(LUT)、算數(shù)單元(AU)、置換單元(PU)、移位單元(SU)和有限域乘法單元(GU)接收16bit數(shù)據(jù)輸入在上述單元相應(yīng)運(yùn)算完成后，將各功能單元運(yùn)算輸出傳輸至多路復(fù)用器(MUX)，并通過寄存器(REG)完成重構(gòu)密碼數(shù)據(jù)輸出。

2.如權(quán)利要求1所述的可重構(gòu)陣列單元，其特征在于，所述邏輯單元(LOU)，電路單元包括：一個(gè)一級異或運(yùn)算單元、一個(gè)二級異或運(yùn)算單元、一個(gè)一級與運(yùn)算單元以及一個(gè)多路復(fù)用器；

邏輯單元(LOU)用于實(shí)現(xiàn)數(shù)據(jù)的邏輯運(yùn)算，3組16bit數(shù)據(jù)in0、in1、in2，in0、in1在一級異或運(yùn)算單元進(jìn)行異或運(yùn)算，并將運(yùn)算結(jié)果與in2在二級異或運(yùn)算單元進(jìn)行異或運(yùn)算；in0、in1在一級與運(yùn)算單元進(jìn)行與運(yùn)算；

in0、in1在一級異或運(yùn)算單元進(jìn)行異或運(yùn)算結(jié)果、以及in0、in1的異或運(yùn)算結(jié)果與in2進(jìn)行異或運(yùn)算結(jié)果、in0、in1與運(yùn)算結(jié)果經(jīng)多路復(fù)用器MUX得到數(shù)據(jù)輸出LOU_0。

3.如權(quán)利要求1所述的可重構(gòu)陣列單元，其特征在于，所述S盒查找表單元(LUT)，電路單元包括：四個(gè)隨機(jī)存儲器(RAM)、一個(gè)多路復(fù)用器(MUX)；

S盒查找表單元(LUT)用于實(shí)現(xiàn)數(shù)據(jù)的S盒查表運(yùn)算，輸入的S盒查找表單元(LUT)的16bit數(shù)據(jù)in0，被分成4組4bit的I1、I2、I3、I4，同時(shí)在RAM里進(jìn)行查表操作并輸出O1、O2、O3、O4，O1、O2、O3、O4經(jīng)過多多路復(fù)用器(MUX)得到16bit結(jié)果輸出LUT_0。

4.如權(quán)利要求1所述的可重構(gòu)陣列單元，其特征在于，所述算數(shù)單元(AU)，電路單元包括：3個(gè)32bit寄存器(REG)、2個(gè)多路復(fù)用器(MUX)、1個(gè)算數(shù)單元(AU)；

所述算數(shù)單元(AU)主要實(shí)現(xiàn)數(shù)據(jù)的算數(shù)運(yùn)算，可以實(shí)現(xiàn)2個(gè)操作數(shù)16位或32位的數(shù)據(jù)的模加、模減、模乘或模除操作,輸出運(yùn)算結(jié)果AU_0。

5.如權(quán)利要求1所述的可重構(gòu)陣列單元，其特征在于，所述置換單元PU，電路單元包括：2個(gè)32bit寄存器(REG)、1個(gè)多路復(fù)用器(MUX)、1個(gè)BENES網(wǎng)絡(luò)結(jié)構(gòu)64bit比特置換單元(BENES64)；

in0、in1、in2、in3四路16bit輸入數(shù)據(jù)經(jīng)寄存器REG0、REG1，多路復(fù)用器(MUX)及BENES網(wǎng)絡(luò)結(jié)構(gòu)64bit比特置換單元(BENES64)完成數(shù)據(jù)置換，輸出置換結(jié)果PU_0。

6.如權(quán)利要求1所述的可重構(gòu)陣列單元，其特征在于，所述移位單元(SU)，電路單元包括：2個(gè)32bit寄存器(REG)、1個(gè)多路復(fù)用器(MUX)、1個(gè)移位寄存器(SH)；

in0、in1、in2、in3四路16bit輸入數(shù)據(jù)經(jīng)寄存器REG0、REG1，多路復(fù)用器(MUX)及移位寄存器完成數(shù)據(jù)移位，輸出移位結(jié)果SU_0。

7.如權(quán)利要求1所述的可重構(gòu)陣列單元，其特征在于，所述有限域乘法單元(GU)，電路單元包括：68bit靜態(tài)配置寄存器、有限域矩陣乘法電路；

所述有限域乘法單元GU實(shí)現(xiàn)數(shù)據(jù)的有限域乘法運(yùn)算、實(shí)現(xiàn)GF(2⁴)域上的乘法運(yùn)算，輸入16bit的數(shù)據(jù)，輸出進(jìn)行有限域乘法運(yùn)算后的16bit數(shù)據(jù)。

8.一種面向輕量級分組密碼算法的可重構(gòu)陣列，其特征在于，由多個(gè)面向輕量級分組密碼算法的可重構(gòu)陣列單元組成。

9.一種處理器，包含：面向輕量級分組密碼算法的可重構(gòu)陣列單元及陣列，用于完成輕量級分組密碼重構(gòu)。