[發明專利]半導體器件及其制造方法在審

申請號：	202011482440.7	申請日：	2020-12-15
公開（公告）號：	CN112510017A	公開（公告）日：	2021-03-16
發明（設計）人：	陳幫;黃宇恒	申請（專利權）人：	武漢新芯集成電路制造有限公司
主分類號：	H01L23/544	分類號：	H01L23/544
代理公司：	上海思微知識產權代理事務所(普通合伙) 31237	代理人：	曹廷廷
地址：	430205 湖北***	國省代碼：	湖北;42
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摘要：
搜索關鍵詞：	半導體器件及其制造方法
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【說明書】：

本發明提供的一種半導體器件，在第一半導體結構中設有第一標記，在第二半導體結構中設有在第一半導體結構上的投影與第一標記至少部分重疊的第二標記，并在第一標記和第二標記之間阻擋結構。在第一標記被讀取時，阻擋結構能夠防止第二標記干擾第一標記的讀取，基于此，即可使位于不同半導體結構內的標記在疊置方向上的投影至少部分重疊，如此以使半導體器件的結構緊湊，減小半導體結構的體積。

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體器件及其制造方法。

背景技術

隨著半導體技術的不斷發展，3D-IC(三維集成電路)技術得到了廣泛的應用，其是利用晶圓級封裝技術將不同的晶圓堆棧鍵合在一起，該技術具有高性能、低成本且高集成度的優點。

在三維堆棧技術里，需要將多個具有標記的半導體結構堆疊鍵合在一起，而為了避免不同半導體結構層之間的標記在讀取時不互相干擾，則每個標記在鍵合方向上的同一位置處不能設有其他的干擾標記。這樣就會導致多個半導體結構在堆疊時，由于標記的數量較多，導致標記占用面積較大，如此導致芯片結構過大，結構不緊湊。

發明內容

本發明的目的在于提供一種半導體器件及其制造方法，以解決現有芯片結構過大，結構不緊湊的問題。

為解決上述問題，本發明提供一種半導體器件，包括鍵合設置的至少兩個半導體結構，所述至少兩個半導體結構至少包括第一半導體結構和第二半導體結構；

第一標記，所述第一標記設置在所述第一半導體結構中；

第二標記，所述第二標記設置在所述第二半導體結構中，所述第二標記在所述第一半導體結構上的投影與所述第一標記至少部分重疊；

阻擋結構，所述阻擋結構設置在所述第一標記和所述第二標記之間，以用于在所述第一標記被讀取時，防止所述第二標記干擾所述第一標記的讀取。

可選的，所述阻擋結構在所述第一半導體結構上的投影，至少與所述第二標記在所述第一半導體結構上的投影和所述第一標記重疊的部分重疊。