[發明專利]基于FPGA實現LVDS通信的PLC系統及其方法

有效

• 申請號: 202011481060.1
• 申請日: 2020-12-15
• 公開（公告）號: CN112506108B
• 公開（公告）日: 2022-04-01
• 發明（設計）人: 禤大祥;李巖;馮桂兵;黃小明
• 申請（專利權）人: 深圳市英威騰電氣股份有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 深圳市精英專利事務所 44242
• 代理人: 李翔宇

本發明實施例公開了一種基于FPGA實現LVDS通信的PLC系統及其方法，其包括：主控模塊和至少一個擴展模塊；所述主控模塊包括MCU和FPGA主控芯片，所述MCU和所述FPGA主控芯片相連接，所述FPGA主控芯片通過LVDS接口與所述擴展模塊相連接；所述FPGA主控芯片通過數據幀控制所述擴展模塊，所述擴展模塊通過所述數據幀響應所述FPGA主控芯片的控制。本發明實施例能夠減少PLC處理器的硬件設施，優化了結構，從而降低了成本和提高了運行效率。

技術領域

本發明涉及工業化自動控制領域，尤其涉及一種基于FPGA實現LVDS通信的PLC系統及其方法。

背景技術

PLC(可編程邏輯控制器)是一種數字運算操作電子系統，常用于工業、航空、武器裝備控制領域，其采用一種可編程的存儲器，在其內部存儲執行邏輯運算、順序控制、定時、計數和算術運算等操作的指令，通過數字式或模擬式的輸入輸出來控制各種類型的機械設備或生產過程。

在現有的PLC中，通常是通過PLC主機控制與其相連接的多個擴展I/O以實現不同的功能。而現有的技術中，PLC主機與多個擴展I/O之間的連接較為復雜，例如，在PLC主機中包括處理器、串行解串器芯片、鎖相環芯片、FPGA以及板間連接器，結構較為臃腫，導致成本較高，同時，還容易互相干擾從而降低處理效率，另外，在擴展I/O中，最后一個擴展I/O需要通過設置末端端子以便于PLC識別多個擴展I/O中的最后一個擴展I/O，不僅增加了成本，還給用戶帶來了不便。

發明內容

本發明實施例提供一種基于FPGA實現LVDS通信的PLC系統及其方法，其結構簡單，不僅能夠簡化了主控模塊的結構，同時還提升了運行效率和降低了成本，同時，還提供了一種主控模塊與擴展模塊的通信方法，提升了通信效率。

第一方面，本發明實施例提供了一種基于FPGA實現LVDS通信的PLC系統，其包括主控模塊和至少一個擴展模塊；所述主控模塊包括MCU和FPGA主控芯片，所述MCU和所述FPGA主控芯片相連接，所述FPGA主控芯片通過LVDS接口與所述擴展模塊相連接；所述FPGA主控芯片通過數據幀控制所述擴展模塊，所述擴展模塊通過所述數據幀響應所述FPGA主控芯片的控制。

進一步地，所述PLC系統包括多個擴展模塊，每個所述擴展模塊均包括FPGA輔助芯片，所述FPGA主控芯片通過LVDS接口與第一個所述擴展模塊相連接，其余每個所述擴展模塊之間通過LVDS接口串聯；所述FPGA主控芯片與所有所述FPGA輔助芯片以及每個所述FPGA輔助芯片之間均通過所述數據幀進行通信。

進一步地，所述MCU和所述FPGA主控芯片通過并行接口連接。

第二方面，本發明還提供一種基于FPGA實現LVDS通信的方法，應用于上述基于FPGA實現LVDS通信的PLC系統，所述數據幀包括第一數據幀和第二數據幀；所述FPGA主控芯片通過向所有所述擴展模塊發送所述第一數據幀以實現對所有所述擴展模塊的編址和識別；所述FPGA主控芯片通過向所有所述擴展模塊發送第二數據幀以實現和所有所述擴展模塊之間的數據交換。

進一步地，所述第一數據幀包括同步頭、指令類型以及地址計數器；所述所述FPGA主控芯片通過向所有所述擴展模塊發送所述第一數據幀以實現對所有所述擴展模塊的編址和識別的步驟包括下行傳輸和上行傳輸，在所述下行傳輸中，所有所述擴展模塊通過接受所述第一數據幀以完成編址從而獲得相對應的地址，在所述上行傳輸中，所述擴展模塊通過再次接受所述第一數據幀以及所獲得的地址確認自身的時隙。

進一步地，所述第二數據幀包括所述同步頭、所述指令類型以及所述擴展模塊的數據，其中，所述擴展模塊的數據位于每個所述擴展模塊相對應的時隙中。

進一步地，所述下行傳輸和所述上行傳輸的步驟，包括：

若接收到所述第一數據幀，判斷自身是否為最后一級擴展模塊；