[發明專利]一種面向高速流處理的計算機架構、系統與設計方法

在審

• 申請號: 202011476873.1
• 申請日: 2020-12-15
• 公開（公告）號: CN112579520A
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 張瓊
• 申請（專利權）人: 西安郵電大學
• 主分類號: G06F15/82
• 分類號: G06F15/82;G06F13/40
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 張海平

一種面向高速流處理的計算機架構、系統與設計方法，計算機架構包括雙端口存儲器，雙端口存儲器的第一端口與CPU之間通過第一總線相連，雙端口存儲器的第二端口與高速I/O設備之間通過第二總線相連。本發明還提出一種計算機系統采用所述面向高速流處理的計算機架構。設計方法包括通過第一總線實現CPU與雙端口存儲器的第一端口之間的高速數據傳輸；通過第二總線實現雙端口存儲器的第二端口與高速I/O設備之間的高速數據傳輸；通過第三總線實現CPU與高速I/O設備之間的高速數據傳輸。本發明能夠有效降低通過總線訪問存儲器的沖突，從而提高系統的訪存效率，最終實現較高的系統整體性能。

技術領域

本發明屬于計算機架構設計領域，具體涉及一種面向高速流處理的計算機架構、系統與設計方法。

背景技術

當前幾乎所有的計算機都是以馮諾依曼架構為基礎設計的，馮諾依曼計算機是以存儲器為中心的計算機架構，計算機在執行程序的過程中所執行的指令和操作數均來源于存儲器，導致存儲器容易成為計算機的性能瓶頸。現代計算機采用cache技術來提高計算機的存儲器訪問效率。但是cache提高計算機訪存效率的前提是指令和數據滿足局部性特性，在指令或者數據偏離局部性特性時，cache并不能有效提高存儲器訪問效率。

在例如網絡數據包處理等高速流處理中，大量的數據幀到達處理器，而處理器僅僅需要對包頭少量信息進行處理，在這種情況下，數據cache的命中率極低，cache并不能降低CPU的訪存次數。CPU訪問高速I/O設備一般需要經過如圖1所示的4個過程，1、高速I/O設備通過DMA將數據傳輸到存儲器；2、CPU訪問存放在存儲器中的數據；3、CPU修改存儲器中的部分數據；4、高速I/O設備通過DMA再將數據通過I/O發送。在此過程中，I/O設備和CPU均需訪問存儲器兩次，在高速I/O設備應用中，存儲器成為計算機性能瓶頸。

發明內容

本發明的目的在于針對上述現有技術中計算機系統整體處理效率不高的問題，提供一種面向高速流處理的計算機架構設計系統與方法，有效降低存儲器的性能瓶頸。

為了實現上述目的，本發明有如下的技術方案：

一種面向高速流處理的計算機架構，包括雙端口存儲器，雙端口存儲器的第一端口與CPU之間通過第一總線相連，雙端口存儲器的第二端口與高速I/O設備之間通過第二總線相連。

作為本發明面向高速流處理的計算機架構一種優選方案，所述的CPU與所述的高速I/O設備之間通過第三總線相連。

作為本發明面向高速流處理的計算機架構一種優選方案，所述的第一總線為獨享總線，該總線上不掛接其它設備。

作為本發明面向高速流處理的計算機架構一種優選方案，所述的雙端口存儲器為雙端口DRAM存儲器。

作為本發明面向高速流處理的計算機架構一種優選方案，所述的高速I/O設備設置有多個，多個高速I/O設備分別連接至第二總線以及第三總線。

本發明還提供一種計算機系統，采用所述面向高速流處理的計算機架構。

本發明還提供一種面向高速流處理的計算機架構的設計方法，通過第一總線實現CPU與雙端口存儲器的第一端口之間的高速數據傳輸；通過第二總線實現雙端口存儲器的第二端口與高速I/O設備之間的高速數據傳輸；通過第三總線實現CPU與高速I/O設備之間的高速數據傳輸。

相較于現有技術，本發明具有如下的有益效果：采用雙端口存儲器分別供CPU與高速I/O設備訪問，從而降低CPU與高速I/O設備之間的訪存沖突，提高訪存效率。本發明通過增加存儲器訪問端口和總線冗余的方式，解決高速I/O設備和CPU的訪問存儲器的性能問題。

相較于現有技術，本發明的計算機系統能夠有效降低通過總線訪問存儲器的沖突，從而提高系統的訪存效率，最終實現較高的系統整體性能。

附圖說明