[發明專利]一種基于級間緩沖隔離的時序流水線ADC

有效

• 申請號: 202011475674.9
• 申請日: 2020-12-15
• 公開（公告）號: CN112653468B
• 公開（公告）日: 2023-05-26
• 發明（設計）人: 劉馬良;張乘浩;張晨曦;朱樟明
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M1/46
• 分類號: H03M1/46
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

本發明公開了一種基于級間緩沖隔離的新型時序流水線ADC，包括新時序產生電路，用于產生流水線ADC的前級時鐘、后級時鐘，前級時鐘、后級時鐘中采樣相位與殘差放大建立相位分配的時間比為1:a；流水線前級電路，用于根據前級時鐘對輸入信號進行采樣、放大處理得到殘差信號；緩沖隔離電路，用于對殘差信號進行隔離處理得到殘差隔離信號；流水線后級電路，用于根據后級時鐘對殘差隔離信號進行采樣、放大處理得到輸出信號。本發明采用了一種新型工作時序，由于為殘差放大建立分配了更多的時間，因而提升了流水線前級電路、流水線后級電路的工作速度，進而提升了整個流水線ADC的轉換速率。

技術領域

本發明屬于混合信號集成電路電路技術領域，具體涉及一種基于級間緩沖隔離的時序流水線ADC。

背景技術

流水線結構模數轉換器(Analog-to-digital?Converter，簡稱ADC)是實現高速高精度ADC的一種常用結構，在精度、速度、功耗等方面有很好的平衡，其精度較高、轉換速度較快，因此在無線通信、數字視頻等高速高精度領域中的應用越來越廣泛。

流水線ADC采樣速率的提高主要受到殘差放大建立時間的限制，在流水線ADC中放大器速度相同的情況下，更多殘差放大建立時間的分配意味著流水線ADC能夠實現更高速率的轉換。對于傳統的流水線ADC，由于每級放大器的輸出節點與后級采樣電路直接連接，使得每級的采樣與殘差放大建立過程必須分配相同的時間，即采樣與殘差放大建立過程按照1：1的時序關系進行分配。

但是，按1：1時序關系分配的流水線ADC，由于放大電路建立速度的限制，使得流水線ADC的轉換速率受到限制。

發明內容

為了解決現有技術中存在的上述問題，本發明提供了一種基于級間緩沖隔離的時序流水線ADC。

本發明的一個實施例提供了一種基于級間緩沖隔離的時序流水線ADC，該基于級間緩沖隔離的時序流水線ADC包括

時序產生電路、流水線前級電路、緩沖隔離電路、流水線后級電路：

所述時序產生電路，用于產生流水線ADC的前級時鐘、后級時鐘，所述前級時鐘、所述后級時鐘均包括一采樣相位和一殘差放大建立相位，所述采樣相位與所述殘差放大建立相位分別分配的時間為t₁、t₂，t₁:t₂為1:a，a為大于1的整數；

所述流水線前級電路，連接所述時序產生電路，用于根據所述前級時鐘對輸入信號進行采樣、放大處理得到殘差信號；

所述緩沖隔離電路，連接所述流水線前級電路，用于對所述殘差信號進行隔離處理得到殘差隔離信號；

所述流水線后級電路，連接所述時序產生電路、所述緩沖隔離電路，用于根據所述后級時鐘對所述殘差隔離信號進行采樣、放大處理得到輸出信號。

在本發明的一個實施例中，所述前級時鐘與所述后級時鐘為同周期不同相位的時鐘信號。

在本發明的一個實施例中，所述后級時鐘比所述前級時鐘提前一所述采樣相位。

在本發明的一個實施例中，所述時序產生電路包括觸發器D1、觸發器D2、觸發器D3、觸發器D4、與門AND1、與門AND2、與門AND3、與門AND4，其中，