[發(fā)明專利]一種基于級間緩沖隔離的時序流水線ADC有效
| 申請?zhí)枺?/td> | 202011475674.9 | 申請日： | 2020-12-15 |
| 公開（公告）號： | CN112653468B | 公開（公告）日： | 2023-05-26 |
| 發(fā)明（設(shè)計）人： | 劉馬良;張乘浩;張晨曦;朱樟明 | 申請（專利權(quán)）人： | 西安電子科技大學(xué) |
| 主分類號： | H03M1/46 | 分類號： | H03M1/46 |
| 代理公司： | 西安嘉思特知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 61230 | 代理人： | 劉長春 |
| 地址： | 710000 陜*** | 國省代碼： | 陜西;61 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 基于 緩沖 隔離 時序 流水線 adc | ||
1.一種基于級間緩沖隔離的時序流水線ADC，其特征在于，包括時序產(chǎn)生電路、流水線前級電路、緩沖隔離電路、流水線后級電路，其中，
所述時序產(chǎn)生電路，用于產(chǎn)生流水線ADC的前級時鐘、后級時鐘，所述前級時鐘、所述后級時鐘均包括一采樣相位和一殘差放大建立相位，所述采樣相位與所述殘差放大建立相位分別分配的時間為t1、t2，t1:t2為1:a，其中，a為大于1的整數(shù)；
所述流水線前級電路，連接所述時序產(chǎn)生電路，用于根據(jù)所述前級時鐘對輸入信號進行采樣、放大處理得到殘差信號；
所述緩沖隔離電路，連接所述流水線前級電路，用于對所述殘差信號進行隔離處理得到殘差隔離信號；
所述流水線后級電路，連接所述時序產(chǎn)生電路、所述緩沖隔離電路，用于根據(jù)所述后級時鐘對所述殘差隔離信號進行采樣、放大處理得到輸出信號。
2.根據(jù)權(quán)利要求1所述的基于級間緩沖隔離的時序流水線ADC，其特征在于，所述前級時鐘與所述后級時鐘為同周期不同相位的時鐘信號。
3.根據(jù)權(quán)利要求2所述的基于級間緩沖隔離的時序流水線ADC，其特征在于，所述后級時鐘比所述前級時鐘提前一所述采樣相位。
4.根據(jù)權(quán)利要求1所述的基于級間緩沖隔離的時序流水線ADC，其特征在于，所述時序產(chǎn)生電路包括觸發(fā)器D1、觸發(fā)器D2、觸發(fā)器D3、觸發(fā)器D4、與門AND1、與門AND2、與門AND3、與門AND4，其中，
所述觸發(fā)器D1、所述觸發(fā)器D2的時鐘端均與第一時鐘信號輸入端連接，所述觸發(fā)器D3、所述觸發(fā)器D4的時鐘端均與第二時鐘信號輸入端連接，所述觸發(fā)器D1的置位端、所述觸發(fā)器D2的復(fù)位端均與復(fù)位信號輸入端連接，所述觸發(fā)器D1的數(shù)據(jù)輸入端、所述觸發(fā)器D3的數(shù)據(jù)輸入端與所述觸發(fā)器D2的數(shù)據(jù)輸出端連接，所述觸發(fā)器D1的數(shù)據(jù)輸出端與所述觸發(fā)器D2的數(shù)據(jù)輸入端、所述觸發(fā)器D4的數(shù)據(jù)輸入端、所述與門AND1的第一輸入端連接，所述與門AND1的第二輸入端、所述與門AND3的第二輸入端均與所述第二時鐘信號輸入端連接，所述與門AND2的第二輸入端、所述與門AND4的第二輸入端均與所述第一時鐘信號輸入端連接，所述與門AND1的輸出端與第一時鐘輸出端連接，所述觸發(fā)器D2的數(shù)據(jù)輸出端還與所述與門AND3的第一輸入端連接，所述與門AND2的輸出端與第二時鐘輸出端連接，所述觸發(fā)器D3的數(shù)據(jù)輸出端與所述與門AND2的第一輸入端連接，所述與門AND3的輸出端與第三時鐘輸出端連接，所述觸發(fā)器D4的數(shù)據(jù)輸出端與所述與門AND4的第一輸入端連接，所述與門AND4的輸出端與第四時鐘輸出端連接，所述觸發(fā)器D1的復(fù)位端、所述觸發(fā)器D2的置位端、所述觸發(fā)器D3的置位端、所述觸發(fā)器D3的復(fù)位端、所述觸發(fā)器D4的置位端、所述觸發(fā)器D4的復(fù)位端均接地。
5.根據(jù)權(quán)利要求1所述的基于級間緩沖隔離的時序流水線ADC，其特征在于，所述流水線前級電路包括第一采樣保持電路、第一子ADC、第一子DAC、第一運算單元、第一放大電路，其中，
所述第一采樣保持電路，連接所述時序產(chǎn)生電路，用于根據(jù)所述前級時鐘中的采樣相位對所述輸入信號進行采樣處理得到第一采樣信號；
所述第一子ADC，用于對所述輸入信號進行模數(shù)轉(zhuǎn)換處理得到第一模數(shù)轉(zhuǎn)換信號；
所述第一子DAC，連接所述第一子ADC，用于對所述第一模數(shù)轉(zhuǎn)換信號進行數(shù)模轉(zhuǎn)換處理得到第一數(shù)模轉(zhuǎn)換信號；
所述第一運算單元，連接所述第一采樣保持電路、所述第一子DAC，用于對所述第一采樣信號與所述第一數(shù)模轉(zhuǎn)換信號進行減運算處理生成第一殘差處理信號；
所述第一放大電路，連接所述第一運算單元、所述時序產(chǎn)生電路，用于根據(jù)所述前級時鐘中的殘差放大建立相位對所述第一殘差處理信號進行放大處理得到所述殘差信號。
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