[發明專利]一種在位線結構中設置有傳輸門的SRAM及存取提升方法

在審

• 申請號: 202011469195.6
• 申請日: 2020-12-14
• 公開（公告）號: CN112579002A
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 程旭;王傳政;喻明艷;韓曉磊
• 申請（專利權）人: 北京北大眾志微系統科技有限責任公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 北京科迪生專利代理有限責任公司 11251
• 代理人: 張乾楨

本發明提出一種在位線結構中設置有傳輸門的SRAM及存取提升方法，該SRAM包括：多個存儲單元，組成存儲陣列；每個個存儲單元包括外圍驅動電路，字線WL、鎖存器，以及位線；所述位線包括位線BL、和位線其中，在位線的預定位置處插入一個雙向傳輸門，以所述雙向傳輸門為節點，將位線截為兩段，使得靠近讀出放大器一側位線寄生RC降低，提升存取速度。

技術領域

本發明涉及計算機數據存儲領域，尤其涉及一種在位線結構中設置有傳輸門的SRAM及存取提升方法。

背景技術

靜態隨機存取存儲器(SRAM)大量用于CPU等現代數字系統中，主要用作二級緩存來協調CPU和內存的工作速度。隨著半導體工藝的進步，MOSFET的工作頻率大幅提升，由MOSFET構成的門電路(標準單元)的開關速度，以及由基本的標準單元構成的CPU運算部件的運算速度也得以大幅提升。但是由于作為緩存的SRAM特殊的存取結構以及CPU對SRAM存儲容量的要求，SRAM的存取速度并未像門電路那樣得到同比例提升，因此限制了CPU的整體運算速度。SRAM已成為實現高速CPU的限制因素，在RTL到門級網表的設計綜合中，往往由于SRAM的存取時間長而不能滿足時序要求，不得不增加時鐘的等待時間，降低了數字運算系統的速度。因此高速CPU需要高速SRAM作為支撐。

一個典型的SRAM 6管存儲單元如圖1所示，由存儲單元組成的NRow x 1Column的存儲陣列如圖2所示。

SRAM的工作原理如下：

數據寫入：SRAM外圍驅動電路將位線BL驅動到高電位“1”，到低電位“0”，字線WL變為高電平使傳輸管M5和M6導通，將拉到低電平并通過M1～M4構成的鎖存器將“1”存入Q節點；同理若將BL驅動到低電平“0”，則“0”將存入Q節點

數據讀出：BL和被預充電到高電平，字線WL變高電平使傳輸管M5和M6導通。若存儲的是“1”將被導通的M5和M1拉到地電位，BL則由于和Q基本等電位而不變化，兩個位線形成的電壓差被外圍的讀出放大器放大輸出，存儲的“1”被讀出；同理若存儲的為“0”(Q＝“0”)，為負值，讀出放大器輸出為“0”。

從上述SRAM讀寫原理可以看出，無論是寫操作還是讀操作，主要是通過改變位線的電位值實現：通過外圍驅動器將位線電位拉低，進而將存儲節點Q或電位拉低來改變由M1～M4組成的鎖存器狀態，實現寫入操作；通過存儲“0”電平側的下拉NMOS管M1或M3將位線電位拉低，形成位線電位差ΔV，再由讀出放大器檢測輸出，實現讀操作。無論讀寫操作，都有對位線充電或放電的過程，位線本身金屬層的寄生電阻、電容以及其連接的傳輸管M5、M6的漏極寄生電容都將對位線沖放電速度有影響，也就影響了SRAM讀寫速度。如圖3所示存儲單元寄生電阻電容。

圖4所示為位線帶寄生RC的Nrow*1column SRAM陣列。位線的長度取決于行地址的大小，例如一個1Mbit SRAM，在綜合平衡行譯碼、列譯碼和塊譯碼所占物理面積以使整個SRAM物理長寬比接近1時，分配的行地址為10位，意味著一列(1Column)有1024個存儲單元，位線長度＝1024x單元高度，位線寄生RC簡化電路如圖5

讀操作開始時，預充電MOSFET M0關閉，存儲在位線上的靜態電荷通過被選中存儲單元的M1或M3管放電到地，一對位線形成ΔV輸出送到讀出放大器的輸入。離讀出放大器最遠端的存儲單元Row1023由于位線寄生RC最大因而所需放電時間最長，讀出時間也最長。SRAM的讀出時間取決于Row1023的讀出時間。

發明內容