[發明專利]AXI總線結構及芯片系統

在審

• 申請號: 202011463344.8
• 申請日: 2020-12-11
• 公開（公告）號: CN112579501A
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 竇雄;李毅
• 申請（專利權）人: 北京愛芯科技有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F15/78;G06F5/06;H04L12/40;H04L12/761
• 代理公司: 北京超凡宏宇專利代理事務所(特殊普通合伙) 11463
• 代理人: 鐘揚飛

本發明提供了一種AXI總線結構及芯片系統。AXI總線結構包括：至少兩個主功能單元組，每一所述主功能單元組包括至少兩個主功能單元；至少兩個第一路由單元，至少兩個主功能單元組與所述至少兩個第一路由單元一一對應，每一所述第一路由單元與對應所述主功能單元組的每主功能單元分別通過AXI總線連接；至少兩個第二路由單元，每一第二路由單元與每一所述第一路由單元分別通過AXI總線連接；至少兩個從功能單元組，每一從功能單元組包括至少兩個第二從功能單元，所述至少兩個從功能單元組與至少兩個第二路由單元一一對應，每一第二路由單元與對應所述從功能單元組的每一所述從功能單元分別通過AXI總線連接。

技術領域

本申請涉及技術領域芯片技術領域，具體涉及一種AXI總線結構及芯片系統。

背景技術

片上互聯總線(Network On Chip)是指芯片內各系統或模塊間連接關系，主要用于實現芯片內子系統或功能模塊之間的數據交換。在AI處理芯片中，巨大的數據吞吐需求為片上互聯總線設計帶來了很多挑戰。例如，多核NPU(Neural network Processing Unit，神經網絡處理器)中，多核之間的數據交互、與OCM(On chip memory，片上存儲)數據交互的帶寬需求巨大。為了支持高帶寬，時鐘頻率高、總線位寬大成了AI處理器片上互聯總線的基本特點。同時，多核也使得互聯總線的線數量開始變得巨大，給芯片后端實現帶來了嚴重的congestion(擁塞)問題。

發明內容

本申請實施例的目的在于提供一種AXI總線結構及芯片系統，可以減少互聯的AXI總線的數量，可以消除芯片后端實現的擁塞問題。

本申請實施例提供了一種AXI總線結構，包括：

至少兩個主功能單元組，每一所述主功能單元組包括至少兩個主功能單元；

至少兩個第一路由單元，所述至少兩個主功能單元組與所述至少兩個第一路由單元一一對應，每一所述第一路由單元與對應所述主功能單元組的每一所述主功能單元分別通過AXI總線連接；

至少兩個第二路由單元，每一所述第二路由單元與每一所述第一路由單元分別通過AXI總線連接；

至少兩個從功能單元組，每一從功能單元組包括至少兩個第二從功能單元，所述至少兩個從功能單元組與所述至少兩個第二路由單元一一對應，每一所述第二路由單元與對應所述從功能單元組的每一所述從功能單元分別通過AXI總線連接。

可選地，在本申請實施例所述的AXI總線結構中，每一所述第一路由單元包括依次通過AXI總線連接的至少兩個第一路由節點，每一所述第二路由單元包括通過AXI總線依次連接的至少兩個第二路由節點；

每一所述第二路由單元的至少兩個第二路由節點與所述至少兩個第一路由單元一一對應，每一所述第二路由節點與對應所述第一路由單元的一個第一路由節點通過AXI總線連接。

可選地，在本申請實施例所述的AXI總線結構中，每一所述第一路由節點與至少一個所述第二路由節點連接。

可選地，在本申請實施例所述的AXI總線結構中，所述第一路由單元的第一路由節點的數量與每一所述第二路由單元中的第二路由節點的數量不相同。

可選地，在本申請實施例所述的AXI總線結構中，所述AXI總線包括寫地址/數據通道、讀地址通道、讀數據通道及寫應答通道；

每一所述第一路由節點包括：位于寫地址/數據通道上的第一下行子節點、位于讀地址通道上的第二下行子節點、位于讀數據通道上的第一上行子節點以及位于寫應答通道上的第二上行子節點；

在同一所述第一路由單元內，所述至少兩個第一路由節點的第一下行子節點依次相連，所述至少兩個第一路由節點的第二下行子節點依次相連接，所述至少兩個第一路由節點的第一上行子節點依次相連，所述至少兩個第一路由節點的第二上行子節點依次相連；