[發明專利]閃存的數據保持力測試方法

有效

• 申請號: 202011463234.1
• 申請日: 2020-12-14
• 公開（公告）號: CN112652352B
• 公開（公告）日: 2022-08-16
• 發明（設計）人: 吳志濤;徐杰;李小康;張家瑞
• 申請（專利權）人: 華虹半導體（無錫）有限公司
• 主分類號: G11C29/50
• 分類號: G11C29/50
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種閃存的數據保持力測試方法，包括：步驟一、選定多個存儲單元并進行弱編程；步驟二、測量各存儲單元的第一單元電流，第一單元電流具有分散性；步驟三、對所述存儲單元進行用于性能退化的應力作用；步驟四、測量經過應力作用的各存儲單元的第二單元電流；步驟五、計算各存儲單元對應的第二單元電流和第一單元電流的差值并作為單元電流增加值；步驟六、進行以第一單元電流為X值和以單元電流增加值為Y值的曲線擬合并將擬合結果作為編程數據保持力的測試結果。本發明能實現對強編程的閃存數據保持力進行靈敏檢測。

技術領域

本發明涉及一種半導體集成電路制造方法，特別是涉及一種閃存的數據保持力(Data Retention)測試方法。

背景技術

數據保持性力是指，存儲芯片在各種應力作用下保持原有數據的能力。

在閃存中，浮柵(Floating Gate，FG)是用來存儲數據的介質，其數據保持能力主要包括“0”失效和“1”失效兩種。狀態“0”表示編程(program)狀態，狀態“1”表示擦除(erase)狀態，

在強program和強erase狀態下Floating gate中存儲的電荷較多，少量電荷溢出對溝道狀態的影響很小，無法靈敏監測，導致難以評價存儲芯片的數據保持能力水平或差異。

閃存的存儲陣列由多個存儲單元行列排列而成，各所述存儲單元在編程時在編程電壓的作用下會在各所述存儲單元的浮柵中注入電子。

通常，所述存儲單元的編程采用源端熱電子注入編程，現說明如下：

如圖1所示，是現有閃存的存儲單元的結構圖；

所述存儲單元采用雙分離柵結構。

所述閃存的存儲陣列為NOR型。

所述存儲單元包括第一源漏區107、第一柵極結構101、第二柵極結構102、第三柵極結構103和第二源漏區108。

所述第一柵極結構101包括第一隧穿柵介質層、第一浮柵104a、第一控制柵105a介b質層，第一控制柵105a。

所述第二柵介質層包括柵介質層和柵極導電材料層106。

所述第三柵極結構103包括第二隧穿柵介質層、第二浮柵104b、第二控制柵105b介質層，第二控制柵105b。

所述第一柵極結構101、所述第二柵極結構102和所述第三柵極結構103覆蓋在溝道區的表面并分別控制所述溝道區的第一部分、第二部分和第三部分。

所述第一柵極結構101和所述第三柵極結構103對稱設置在所述第二柵極結構102兩側。

所述第一源漏區107和所述第二源漏區108對稱設置在所述溝道區的兩側。

所述第一浮柵104a作為所述存儲單元的第一存儲位，所述第二浮柵104b作為所述存儲單元的第二存儲位。

通常，所述存儲單元為采用N型器件結構，所述溝道區為P型摻雜；所述第一源漏區107和所述第二源漏區108都為N型重摻雜。

所述第一浮柵104a、所述第一控制柵105a、所述柵極導電材料層106、所述第二浮柵104b和所述第二控制柵105b的材料都為多晶硅。圖1中，所述第一浮柵104a和所述第二浮柵104b也標了標記FG，所述第一控制柵105a和所述第二控制柵105b也標了標記CG，所述柵極導電材料層106也標了標記WL即字線。

所述第一隧穿柵介質層、所述柵介質層和所述第二隧穿柵介質層的材料都為氧化層；所述第一控制柵105a介質層和所述第二控制柵105b介質層的材料為氧化層或氮化層。

對所述第一存儲位進行編程時：