[發明專利]計算系統功率管理設備、系統和方法

在審

• 申請號: 202011456888.1
• 申請日: 2020-12-11
• 公開（公告）號: CN112987898A
• 公開（公告）日: 2021-06-18
• 發明（設計）人: N·喬拉;A·格羅弗;G·德索利;K·J·多里;T·勃伊施;P·庫瑪
• 申請（專利權）人: 意法半導體股份有限公司;意法半導體國際有限公司
• 主分類號: G06F1/26
• 分類號: G06F1/26
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 羅利娜

本公開的實施例涉及計算系統功率管理設備、系統和方法。提供了系統和設備使得能夠對存儲器內的多個存儲器電路(例如多個存儲器單元陣列)中的每個存儲器電路的保持或激活狀態進行粒度控制。多個存儲器陣列中的每個相應的存儲器陣列被耦合到相應的鎮流器驅動器和相應的存儲器陣列的相應的激活存儲器信號開關。一個或多個電壓調節器被耦合到鎮流器驅動器柵極節點和相應存儲器陣列中的至少一個存儲器陣列的偏置節點。在操作中，相應的存儲器陣列的相應的激活存儲器信號開關使得相應的存儲器陣列在相應的存儲器陣列的激活狀態與相應的存儲器陣列的保持狀態之間轉換。

技術領域

本公開總體上涉及數字邏輯功率管理。更具體地(但不排他地)本公開涉及在不同功率狀態中的計算系統和組件的配置和有效操作。

背景技術

先進的片上系統(SoC)可以包括相對較大的片上靜態隨機存取存儲器(SRAM)的存儲器陣列，其中這種SRAM存儲器陣列在激活時(當被存取時)與高功率需求相關聯。在低負載狀況期間，這種SRAM存儲器陣列的大部分可以被放置在稱為保持的低功率狀況中，其中每個存儲器陣列的數據內容被保留，而不需要相對應的存儲器陣列快速響應存儲器存取請求。通過在保持期間減少施加到相關SRAM存儲器陣列的電壓，可以顯著減少與相關SRAM存儲器陣列相關聯的漏電流。

發明內容

用于追蹤和/或管理數字邏輯電路(諸如SRAM存儲器陣列)的保持電壓的通常解決方案在為了保持補償電路制造變化(或與之相關的)所需的余量的高泄漏狀況中導致了各種程度的低效率。

提供了系統和設備，使得能夠對多個數字邏輯電路(諸如多個存儲器單元陣列)中的每個數字邏輯電路的保持或激活狀態進行粒度控制。例如，在實施例中多個數字電路中的每個相應的數字電路被耦合到用于相應的鎮流器驅動器和相應的數字電路的相應的激活信號開關。一個或多個電壓調節器經由相應的數字電路中的至少一個數字電路的偏置節點耦合到多個數字電路。在操作中，用于相應的數字電路的相應的激活信號開關使得相應的數字電路在針對相應的數字電路的激活狀態與針對相應的數字電路的保持狀態之間轉換。

附圖說明

圖1是包括在多處理器計算系統內的靜態隨機存取存儲器(SRAM)的示例性配置的框圖。

圖2描繪了已知的SRAM配置，包括耦合的多個不同大小的存儲器陣列。

圖3A和3B示出了根據本文描述的技術的耦合的多個不同大小的存儲器陣列的實施例。

圖4示出了根據本文描述的技術的耦合的多個不同大小的存儲器陣列的附加的實施例。

圖5示出了根據本文描述的技術的耦合的多個不同大小的存儲器陣列的附加的實施例。

圖6示出了根據本文描述的技術的耦合的多個不同大小的存儲器陣列的附加的實施例。

圖7示出了根據本文描述的技術的耦合的多個不同大小的存儲器陣列的附加的實施例。

圖8示出了根據本文描述的技術的耦合的多個不同大小的存儲器陣列的附加的實施例。

圖9描繪了根據本文描述的技術的表示示例性存儲器單元陣列的框圖。

圖10是根據本文描述的技術的利用存儲器陣列管理的電子設備或系統的實施例的功能性框圖。

具體實施方式

在下文的描述中，提出了某些細節以提供對設備、系統、方法和物品的各種實施例的透徹理解。然而，本領域技術人員將會理解的是，可以在沒有這些細節的情況下實施其他實施例。在其它實例中，例如與電路(例如晶體管、集成電路、邏輯門、存儲器、接口、總線系統等)相關聯的已知結構和方法沒有在一些附圖中被詳細示出或描述，以避免不必要地模糊對實施例的描述。