[發明專利]集成電路校準用在片電容標準樣片

在審

• 申請號: 202011451196.8
• 申請日: 2020-12-10
• 公開（公告）號: CN112666506A
• 公開（公告）日: 2021-04-16
• 發明（設計）人: 黃英龍;邢榮欣;郭守君
• 申請（專利權）人: 中國電子技術標準化研究院
• 主分類號: G01R35/00
• 分類號: G01R35/00
• 代理公司: 北京頭頭知識產權代理有限公司 11729
• 代理人: 劉鋒

本發明公開了一種集成電路校準用在片電容標準樣片，屬于集成電路領域，其包括由導電材料制成的電容結構、屏蔽結構、去嵌結構和定標結構，所述電容結構和去嵌結構用于設置在所述屏蔽結構內。所述電容結構包括用于與測量探針連接的兩塊電容基體，兩塊電容基體上分別設置有若干叉指結構，兩塊電容基體的叉指結構互相間隔形成電容；所述去嵌結構包括用于與測量探針連接的兩塊去嵌基體，兩塊去嵌基體與兩塊電容基體完全相同；定標結構用于對電容結構的幾何尺寸進行定值。本發明的標準樣片可用于集成電路在片小電容測試系統的校準，該標準樣片的可復現的最小電容可達fF級別，通過設計屏蔽結構可固定標準樣片的分布電容，提高了電容復現值的穩定性。

技術領域

本發明涉及集成電路領域，特別是指一種集成電路校準用在片電容標準樣片。

背景技術

半導體技術是當今世界最有活力的技術領域，集成電路是半導體技術的核心，已在軍民各個領域的廣泛應用，其技術水平的高低和產業規模的大小已成為衡量一個國家技術、經濟發展和國防實力的重要標志。

金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)簡稱金氧半場效晶體管，是集成電路的核心電子器件，正是在應用“按比例縮小(scaling down)定律”的基礎上，MOSFET的特征尺寸按照“摩爾定律”持續快速縮小，推動集成電路的技術節點(technology node)不斷向前推進，使集成電路不斷獲得更好的性能、更低的功耗和更高的集成度。目前，先進的28nm集成電路技術節點已經在工業界得到廣泛應用。Intel的14nm集成電路技術已經進入市場。7nm技術節點集成電路技術的研發正在積極開展。國際半導體技術發展藍圖(International Technology Roadmap forSemiconductors,ITRS)對MOS器件溝道長度縮小的預測，到2020年高性能應用集成電路中MOS器件的溝長將小于10nm。此外，新興納米器件，如半導體納米線、量子點和FinFET(FinField-Effect Transistor，鰭式場效應晶體管)類器件的尺寸也達到納米級。

圖1為常規平面體硅MOSFET結構示意圖，隨著平面體硅MOS器件尺寸不斷按比例縮小，器件本身的靜電學特性面臨嚴峻的挑戰。為了描述器件由于尺寸縮小引起的短溝道效應，可以用圖2所示的雙電容模型來近似等效常規平面體硅MOSFET。C_g為柵電容，C_d為漏端與溝道之間的有效電容，用來反映漏端與溝道區域之間的靜電耦合。隨著器件尺寸的縮小，C_d所占比例增大，即漏端的電勢耦合作用變得更加明顯，因此會導致明顯的短溝道效應，表現為器件的亞閾特性惡化、泄漏電流增加和漏致勢壘降低效應(Drain Induced BarrierLowering,DIBL)增強。

因此，諸如以上的關鍵參數(如柵-漏、源-漏，或柵-溝道電容)決定著器件的電學特性，準確測得它們的量值對于集成電路研發過程中器件模型建立和指導器件設計具有重要意義，是集成電路研發核心技術之一。

集成電路在片測試用于測試器件參數是否滿足設計要求，是芯片研發或制造過程中的必備手段。隨著集成電路器件的發展至納米領域，納米器件參數的測試對現有的測量手段提出了更高的要求。目前在片測試系統缺乏小電容標準樣片，無法保證納米集成電路測試結果的準確性，制約了集成電路的發展。

發明內容

本發明提供一種集成電路校準用在片電容標準樣片，本發明可復現的最小電容可達fF級別，并且提高了電容復現值的穩定性。

為解決上述技術問題，本發明提供技術方案如下：

本發明提供一種集成電路校準用在片電容標準樣片，包括由導電材料制成的電容結構、屏蔽結構、去嵌結構和定標結構，所述電容結構和去嵌結構用于設置在所述屏蔽結構內，其中：