[發明專利]終端電阻電路、芯片以及芯片通信裝置

有效

• 申請號: 202011449291.4
• 申請日: 2020-12-09
• 公開（公告）號: CN112731828B
• 公開（公告）日: 2021-12-14
• 發明（設計）人: 張千文;梁愛梅;溫長清;王齊尉
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 深圳市智圈知識產權代理事務所(普通合伙) 44351
• 代理人: 周獻

1.一種終端電阻電路，其特征在于，應用于芯片的高速差分I/O對，所述高速差分I/O對包括第一接口和第二接口，所述終端電阻電路包括：

兩個電阻電路，所述兩個電阻電路串聯后的一端與所述第一接口電連接，所述兩個電阻電路串聯后的另一端與所述第二接口電連接，其中，所述兩個電阻電路之間的導線上具有目標節點，所述兩個電阻電路關于所述目標節點對稱設置；以及

控制電路，所述控制電路分別與所述兩個電阻電路電連接，用于所述芯片在上電過程中，控制所述兩個電阻電路處于斷開狀態。

2.根據權利要求1所述的終端電阻電路，其特征在于，所述電阻電路包括電阻單元、第一開關單元和第二開關單元，所述電阻單元的第一端通過所述第一開關單元與所述目標節點電連接，所述電阻單元的第二端與所述第一接口或所述第二接口電連接；

所述第二開關單元分別與所述電阻單元的第一端和所述目標節點電連接。

3.根據權利要求2所述的終端電阻電路，其特征在于，所述第一開關單元包括第一MOS管，所述第一MOS管的源極與所述電阻單元的第一端電連接，所述第一MOS管的漏極與所述目標節點電連接，所述第一MOS管的柵極與所述控制電路電連接，其中，所述第一MOS管為P型MOS管。

4.根據權利要求3所述的終端電阻電路，其特征在于，所述控制電路包括第一P型MOS管、第二P型MOS管、第一N型MOS管、第二N型MOS管以及第三N型MOS管；

所述第一P型MOS管的源極與所述電阻單元的第一端電連接，所述第一P型MOS管的漏極與所述第一MOS管的柵極電連接，所述第一P型MOS管的柵極與第一指定控制端口連接；

所述第二P型MOS管的源極與所述電阻單元的第一端電連接，所述第二P型MOS管的漏極與所述第一MOS管的柵極電連接，所述第二P型MOS管的柵極與第二指定控制端口連接；

所述第一N型MOS管的漏極與所述第一MOS管的柵極電連接，所述第一N型MOS管的源極與所述第二N型MOS管的漏極電連接，所述第一N型MOS管的柵極與所述第一指定控制端口電連接；

所述第二N型MOS管的源極與所述第三N型MOS管的漏極電連接，所述第二N型MOS管的柵極與所述第二指定控制端口電連接；

所述第三N型MOS管的源極接地，所述第三N型MOS管的柵極與第三指定控制端口電連接。

5.根據權利要求4所述的終端電阻電路，其特征在于，所述第二開關單元包括第二MOS管，所述第二MOS管的源極與所述目標節點電連接，所述第二MOS管的漏極與所述電阻單元的第一端電連接，所述第二MOS管的柵極與所述第三指定控制端口電連接，其中，所述第二MOS管為N型MOS管。

6.根據權利要求4所述的終端電阻電路，其特征在于，所述電阻電路還包括第三開關單元，所述第三開關單元分別與所述第一開關單元和所述目標節點電連接。

7.根據權利要求6所述的終端電阻電路，其特征在于，所述第三開關單元包括第三MOS管，所述第三MOS管的源極與所述第一MOS管的漏極電連接，所述第三MOS管的漏極與所述目標節點電連接，所述第三MOS管的柵極與第四指定控制端口電連接，其中，所述第三MOS管為P型MOS管。

8.根據權利要求1至7任一項所述的終端電阻電路，其特征在于，所述終端電阻電路還包括：

濾波電容單元，所述濾波電容單元的一端與所述目標節點電連接，所述濾波電容單元的另一端接地。

9.一種芯片，其特征在于，包括FPGA芯片本體以及如權利要求1至8任一項所述的終端電阻電路，所述FPGA芯片本體的高速差分I/O對包括第一接口和第二接口，所述終端電阻電路分別與所述第一接口和所述第二接口電連接。

10.一種芯片通信裝置，其特征在于，包括第一FPGA芯片、第二FPGA芯片、第一傳輸線、第二傳輸線以及三個如權利要求1至8任一項所述的終端電阻電路，其中，三個所述終端電阻電路包括第一終端電阻電路、第二終端電阻電路以及第三終端電阻電路，第一FPGA芯片的高速差分I/O對包括第一端口和第二端口，所述第二FPGA芯片高速差分I/O對包括第三端口和第四端口；

所述第一FPGA芯片的第一端口通過所述第一傳輸線與所述第二FPGA芯片的第三端口電性連接，所述第一FPGA芯片的第二端口通過所述第二傳輸線與所述第二FPGA芯片的第四端口電性連接；

所述第一終端電阻電路分別與所述第一FPGA芯片的第一端口和所述第一FPGA芯片的第二端口電連接，且所述第一終端電阻電路集成于所述第一FPGA芯片內；

所述第二終端電阻電路分別與所述第二FPGA芯片的第三端口和所述第二FPGA芯片的第四端口電連接，且所述第二終端電阻電路設置于所述第二FPGA芯片外；

所述第三終端電阻電路分別與所述第二FPGA芯片的第三端口和所述第二FPGA芯片的第四端口電連接，且所述第三終端電阻電路集成于所述第二FPGA芯片內。