[發(fā)明專利]終端電阻電路、芯片以及芯片通信裝置

有效

• 申請?zhí)枺?/td>: 202011449291.4
• 申請日: 2020-12-09
• 公開（公告）號: CN112731828B
• 公開（公告）日: 2021-12-14
• 發(fā)明（設(shè)計）人: 張千文;梁愛梅;溫長清;王齊尉
• 申請（專利權(quán)）人: 深圳市紫光同創(chuàng)電子有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 深圳市智圈知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44351
• 代理人: 周獻(xiàn)

本申請實施例公開了一種終端電阻電路、芯片以及芯片通信裝置，涉及半導(dǎo)體集成電路技術(shù)領(lǐng)域。該終端電阻電路應(yīng)用于芯片的高速差分I/O對，高速差分I/O對包括第一接口和第二接口，終端電阻電路包括：兩個電阻電路以及控制電路，兩個電阻電路串聯(lián)后的一端與第一接口電連接，兩個電阻電路串聯(lián)后的另一端與第二接口電連接，其中，兩個電阻電路之間的導(dǎo)線上具有目標(biāo)節(jié)點，兩個電阻電路關(guān)于目標(biāo)節(jié)點對稱設(shè)置；控制電路分別與兩個電阻電路電連接，用于芯片在上電過程中，控制兩個電阻電路處于斷開狀態(tài)。本申請能夠避免芯片在上電過程中，因兩個I/O短路而導(dǎo)致系統(tǒng)工作異常的問題，提高芯片工作穩(wěn)定性。

技術(shù)領(lǐng)域

本申請涉及半導(dǎo)體集成電路技術(shù)領(lǐng)域，更具體地，涉及一種終端電阻電路、芯片以及芯片通信裝置。

背景技術(shù)

隨著集成電路的高速發(fā)展，現(xiàn)場可編程邏輯門陣列(Field Programmable GateArray，F(xiàn)PGA)芯片作為一種可編程邏輯器件，在短短二十多年中從電子設(shè)計的外圍器件逐漸演變?yōu)閿?shù)字系統(tǒng)的核心，伴隨著半導(dǎo)體工藝技術(shù)的進(jìn)步，F(xiàn)PGA芯片的設(shè)計技術(shù)也取得了飛躍式發(fā)展及突破。由于FPGA芯片具有高密度、高保密、低功耗、低成本、系統(tǒng)集成、動態(tài)可重構(gòu)等特點，已經(jīng)在通信、航天、消費電子等領(lǐng)域得到廣泛應(yīng)用。

然而，目前芯片通常存在其高速差分I/O對兩端之間的終端電阻，在芯片上電時會出現(xiàn)導(dǎo)通的情況，從而導(dǎo)致芯片的高速差分I/O對兩端出現(xiàn)短路，造成芯片系統(tǒng)工作異常的問題。

發(fā)明內(nèi)容

鑒于上述問題，本申請?zhí)岢隽艘环N終端電阻電路、芯片以及芯片通信裝置，以解決上述問題。

第一方面，本申請實施例提供了一種終端電阻電路，應(yīng)用于芯片的高速差分I/O對，高速差分I/O對包括第一接口和第二接口，終端電阻電路包括：兩個電阻電路以及控制電路，其中：兩個電阻電路串聯(lián)后的一端與第一接口電連接，兩個電阻電路串聯(lián)后的另一端與第二接口電連接，其中，連接兩個電阻電路的線路上具有目標(biāo)節(jié)點，兩個電阻電路關(guān)于目標(biāo)節(jié)點對稱設(shè)置；該控制電路分別與兩個電阻電路電連接，用于芯片在上電過程中，控制兩個電阻電路處于斷開狀態(tài)。

第二方面，本申請實施例提供了一種芯片，該芯片包括FPGA芯片本體以及第一方面的終端電阻電路，F(xiàn)PGA芯片本體的高速差分I/O對包括第一接口和第二接口，終端電阻分別與第一接口和第二接口電連接。

第三方面，本申請實施例提供了一種芯片通信裝置，該芯片通信裝置包括第一FPGA芯片、第二FPGA芯片、第一傳輸線、第二傳輸線以及三個如第一方面的終端電阻電路，其中，三個終端電阻電路包括第一終端電阻電路、第二終端電阻電路以及第三終端電阻電路，第一FPGA芯片的高速差分I/O對包括第一端口和第二端口，第二FPGA芯片高速差分I/O對包括第三端口和第四端口。其中：第一FPGA芯片的第一端口通過第一傳輸線與第二FPGA芯片的第三端口電性連接，第一FPGA芯片的第二端口通過第二傳輸線與第二FPGA芯片的第四端口電性連接；第一終端電阻電路分別與第一FPGA芯片的第一端口和第一FPGA芯片的第二端口電連接，且第一終端電阻電路集成于第一FPGA芯片內(nèi)；第二終端電阻電路分別與第二FPGA芯片的第三端口和第二FPGA芯片的第四端口電連接，且第二終端電阻電路設(shè)置于第二FPGA芯片外；第三終端電阻電路分別與第二FPGA芯片的第三端口和第二FPGA芯片的第四端口電連接，且第三終端電阻電路集成于第二FPGA芯片內(nèi)。

本申請實施例提供的終端電阻電路、芯片以及芯片通信裝置，通過兩個電阻電路以及控制電路組成的終端電阻電路，其中：兩個電阻電路串聯(lián)后的一端與芯片的高速差分I/O對的第一接口電連接，兩個電阻電路串聯(lián)后的另一端與芯片的高速差分I/O對的第二接口電連接，其中，兩個電阻電路之間的導(dǎo)線上具有目標(biāo)節(jié)點，兩個電阻電路關(guān)于目標(biāo)節(jié)點對稱設(shè)置，且該控制電路分別與兩個電阻電路電連接，用于芯片在上電過程中，控制兩個電阻電路處于斷開狀態(tài)，從而可以避免芯片在上電過程中，其兩個I/O接口因短路而導(dǎo)致系統(tǒng)工作異常的問題，提升了芯片系統(tǒng)工作的穩(wěn)定性。

附圖說明