[發明專利]半導體器件及其制造方法

有效

• 申請號: 202011443418.1
• 申請日: 2020-12-08
• 公開（公告）號: CN112599601B
• 公開（公告）日: 2022-09-30
• 發明（設計）人: 程亞杰
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336;H01L29/423
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種半導體器件及其制造方法，所述半導體器件包括：襯底，所述襯底中形成有溝槽填充結構圍成的有源區；高溫氧化層和位于所述高溫氧化層一側的至少一個溝槽，所述高溫氧化層形成于所述有源區的襯底上，所述至少一個溝槽形成于所述有源區的襯底中，所述溝槽的底壁高于所述溝槽填充結構的底面；柵介質層，形成于所述溝槽的內壁以及所述溝槽外圍的襯底上，所述溝槽外圍的襯底上的所述柵介質層的厚度小于所述高溫氧化層的厚度；以及，柵極層，形成于所述柵介質層上以及靠近所述溝槽的部分所述高溫氧化層上。本發明的技術方案使得能夠在不降低擊穿電壓的同時，還能使得導通電阻降低。

技術領域

本發明涉及半導體集成電路制造領域，特別涉及一種半導體器件及其制造方法。

背景技術

橫向雙擴散金屬氧化物半導體(LDMOS，lateral double-diffused MOS)現在被廣泛應用于功率集成電路(power ICs)中，LDMOS最重要的參數是導通電阻(Ron)和擊穿電壓(BV)，導通電阻越小越好，擊穿電壓越大越好，二者是相互矛盾的。當通過調整離子注入條件、場板區的大小以及器件尺寸等方式優化了導通電阻和擊穿電壓之后，若要進一步降低導通電阻，則會導致擊穿電壓降低，若要進一步提高擊穿電壓，則會導致導通電阻增大。

例如圖1a和圖1b所示的是現有的LDMOS的結構，根據版圖定義出有源區A1，LDMOS包括襯底10、位于有源區的襯底10中的體區11和漂移區12、位于體區11中的體接觸區15和源極區16以及位于漂移區12中的漏極區17；LDMOS還包括位于襯底10上的柵介質層131和場氧化層132，場氧化層132位于柵介質層131的一側，柵極層14的一部分位于溝道上方，另一部分則橫向擴展至場氧化層132的上方，該柵極層14位于溝道上方的這部分構成了該LDMOS的柵極區，而延伸至場氧化層132的部分構成了場板。場氧化層132的厚度大于柵介質層131的厚度，柵介質層131和部分的場氧化層132上覆蓋有柵極層14；柵介質層131和柵極層14從體區11延伸至漂移區12上，場氧化層132位于漂移區12上，體接觸區15和源極區16位于柵極層14的遠離場氧化層132的一側的體區11中。圖1a和圖1b所示的LDMOS雖然由于部分較厚的場氧化層132位于柵極層14的下方，使得增加了擊穿電壓，但是，如何在保證擊穿電壓不變的同時，使得進一步降低導通電阻是目前亟需解決的問題。

發明內容

本發明的目的在于提供一種半導體器件及其制造方法，能夠在不降低擊穿電壓的同時，還能使得導通電阻降低。

為實現上述目的，本發明提供了一種半導體器件，包括：

襯底，所述襯底中形成有溝槽填充結構圍成的有源區；

高溫氧化層和位于所述高溫氧化層一側的至少一個溝槽，所述高溫氧化層形成于所述有源區的襯底上，所述至少一個溝槽形成于所述有源區的襯底中，所述溝槽的底壁高于所述溝槽填充結構的底面；

柵介質層，形成于所述溝槽的內壁以及所述溝槽外圍的襯底上，所述溝槽外圍的襯底上的所述柵介質層的厚度小于所述高溫氧化層的厚度；以及，

柵極層，形成于所述柵介質層上以及靠近所述溝槽的部分所述高溫氧化層上。

可選的，所述溝槽緊靠所述高溫氧化層。

可選的，所有的所述溝槽在垂直于所述高溫氧化層的所述一側的邊緣方向上的長度大于在平行于所述高溫氧化層的所述一側的邊緣方向上的長度。

可選的，所述半導體器件包括至少兩個溝槽，所有的所述溝槽沿著平行于所述高溫氧化層的所述一側的邊緣方向依次排列。

可選的，所述高溫氧化層的兩端與所述溝槽填充結構的側壁頂部接觸；所述柵極層的兩端從所述柵介質層上以及靠近所述溝槽的部分所述高溫氧化層上延伸至所述溝槽填充結構上。