[發明專利]一種時序路徑的老化仿真分析方法

在審

• 申請號: 202011440411.4
• 申請日: 2020-12-11
• 公開（公告）號: CN112417801A
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 郭超;董森華;陳彬;江榮貴;石華俊
• 申請（專利權）人: 北京華大九天軟件有限公司
• 主分類號: G06F30/3308
• 分類號: G06F30/3308;G06F119/04
• 代理公司: 北京德崇智捷知識產權代理有限公司 11467
• 代理人: 王金雙

本發明提供一種時序路徑的老化仿真分析方法，包括以下步驟：1）基于時序路徑搭建電路網表；2）在所述電路網表中的各個單元模塊之間插入第一電阻；3）在所述電路網表中的各個單元模塊的輸出端插入第二電阻，并通過電容接地；4）在所述電路網表中的各個單元模塊的輸入端插入第三電阻，并通過電壓激勵源接地；5）進行應力仿真；6）將應力仿真結果代入時序仿真的網表，運行SPICE時序仿真。本發明在應力仿真與時序仿真的電路網表中添加不影響仿真精度的控制元件，并對時序路徑中各單元模塊獨立設定信號翻轉率與信號占空比，從而實現對時序路徑中各單元老化條件的動態控制。

技術領域

本發明涉及EDA設計領域，特別涉及一種時序路徑的老化仿真分析方法。

背景技術

隨著半導體工藝尺寸的急劇縮小及芯片集成度的不斷提高，電子電路在使用過程中的老化現象變得異常嚴重。老化效應會導致晶體管的性能下降，閾值電壓升高，邏輯單元的翻轉變慢，最終引起數字電路邏輯失效。老化效應與半導體的制造工藝相關，同時也受工作電壓、溫度、信號翻轉率（Switch Activity, SA）及信號占空比（Signal Probability,SP）的影響。在老化的不同層次，數字電路會有不同的性能表現，老化是影響數字電路可靠性的主要因素之一。

導致數字電路老化有多種因素，一般為偏壓溫度不穩定性（Bias TemperatureInstability，BTI）、熱載流子注入（Hot Carrier Injection，HCI）、經時介質擊穿（TimeDependent Dielectric Breakdown，TDDB）及電遷移（Election Migration，EM）等效應，其中又以BTI和HCI為主。在對數字電路做老化仿真分析時主要有以下兩種方案：

第一種方案：建立老化庫（Aging Library），將老化過程中的電壓、溫度、信號翻轉率及信號占空比作為應力（Stress）條件，應用到各單元模塊，進行應力仿真；然后基于應力仿真的結果和老化的時間，調整單元模塊中的晶體管的模型參數；用模型參數修正以后的晶體管特性來模擬老化以后的器件開關行為，采用類似建立標準單元時序庫（Timing Library）的方式來建立老化庫。得到老化庫以后，可以運行靜態時序分析（Static TimingAnalysis, STA），用老化庫替換STA流程中的單元時序庫，由此得到包含老化效應的時序分析結果。值得注意的是，在建立老化庫的過程中，各個單元的應力仿真及時序仿真是相互獨立的，單元之間沒有信號傳遞。

第二種方案：抽取數字電路中多條關鍵路徑（Critical Path），將老化過程中的電壓、溫度、信號翻轉率及信號占空比施加到多條關鍵路徑上，依次進行應力仿真與時序仿真，通過時序仿真的結果直接得到各條關鍵路徑老化后的性能指標，并判斷老化后是否能滿足預設的設計要求。此方案的應力仿真及時序仿真中，多條關鍵路徑保持著完整的電路拓撲結構，關鍵路徑中的各單元之間有信號傳遞。

以上兩種方案中，第一種方案實際上是采取了靜態時序分析的方式，有速度快，覆蓋率高的優點，但同時也代入了靜態時序分析的缺點，比如時序庫查表方式的誤差、基于電路拓撲結構的物理效應無法代入等，尤其在先進工藝的低功耗設計中，時鐘信號的波形在傳遞的過程中存在著嚴重的非線性，進一步增加了查表方式的誤差；而第二種方案采用的是動態時序分析，直接基于電路拓撲結構用仿真電路模擬器（SPICE）進行分析，信號在各個單元間傳遞時保持了實際的波形，確保了仿真結果有極高的精確度。但基于時序路徑的SPICE仿真存在著運行時間較長的缺點，無法對設計中的所有路徑集合進行分析，因此只能選擇多條關鍵路徑，運行第二種方案中的動態時序分析。

在相關技術中，當采用第二種方案進行動態時序分析時，要求應力仿真和時序仿真保持完全相同的電路拓撲結構，以確保應力仿真時各個單元模塊中的晶體管的特性參數，能一一對應地映射到時序仿真的電路結構中。由于動態分析時各單元模塊的上下級之間信號是天然傳遞的，在應力仿真時施加在各單元模塊上的信號翻轉率和信號占空比是一致的。

發明內容