[發(fā)明專利]邏輯電路的優(yōu)化方法、優(yōu)化裝置以及存儲介質

有效

• 申請?zhí)枺?/td>: 202011430000.7
• 申請日: 2020-12-07
• 公開（公告）號: CN112580278B
• 公開（公告）日: 2023-06-09
• 發(fā)明（設計）人: 王毓千;晉大師;梁洪昌;姚水音
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F30/327
• 分類號: G06F30/327
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云;王薇

一種邏輯電路的優(yōu)化方法、優(yōu)化裝置以及存儲介質。該邏輯電路包括第一邏輯子電路以及與該第一邏輯子電路連接的第一輸入功能電路，該第一邏輯子電路配置為從該第一輸入功能電路接收輸入信號；該第一輸入功能電路包括多個第一功能模塊；該優(yōu)化方法包括：對該第一邏輯子電路進行模塊優(yōu)化處理；保持該多個第一功能模塊的時鐘信號的相對相位關系不變并對該邏輯電路進行后續(xù)優(yōu)化處理。該優(yōu)化方法可以有助于保持功能模塊優(yōu)化的結果，提高優(yōu)化效果。

技術領域

本公開的實施例涉及一種邏輯電路的優(yōu)化方法、優(yōu)化裝置以及存儲介質。

背景技術

在高性能中央處理器和圖形處理器超大規(guī)模集成電路設計中，時鐘樹的峰值功率(瞬時峰值功耗)可能會影響時序裕量、封裝和系統(tǒng)功率/電流設計以及電源電路設計。在大多數(shù)設計中，時鐘樹峰值功率需求比組合邏輯峰值功率大幾倍，因此時鐘樹峰值功率需求是本領域的主要研究課題之一。

發(fā)明內容

本公開至少一實施例提供一種邏輯電路的優(yōu)化方法，所述邏輯電路包括第一邏輯子電路以及與所述第一邏輯子電路連接的第一輸入功能電路，所述第一邏輯子電路配置為從所述第一輸入功能電路接收輸入信號；所述第一輸入功能電路包括多個第一功能模塊；所述優(yōu)化方法包括：對所述第一邏輯子電路進行模塊優(yōu)化處理；保持所述多個第一功能模塊的時鐘信號的相對相位關系不變并對所述邏輯電路進行后續(xù)優(yōu)化處理。

在一些示例中，所述后續(xù)優(yōu)化處理包括：對所述第一輸入功能電路進行時鐘偏移設計以降低所述邏輯電路的瞬時功耗。

在一些示例中，所述邏輯電路還包括第二功能模塊，對所述第一輸入功能電路進行時鐘偏移設計以降低所述邏輯電路的瞬時功耗包括：在所述第一輸入功能電路的時鐘信號與所述第二功能模塊的時鐘信號之間設置時鐘偏移。

在一些示例中，在所述第一輸入功能電路的時鐘信號與所述第二功能模塊的時鐘信號之間設置時鐘偏移包括：在所述第一輸入功能電路的時鐘路徑上增加或刪除中間元件。

在一些示例中，所述中間元件包括緩沖器、反相器中的至少之一。

在一些示例中，在所述第一輸入功能電路的時鐘信號與所述第二功能模塊的時鐘信號之間設置時鐘偏移包括：分別在所述第一輸入功能電路中的多個第一功能模塊的多條時鐘路徑上增加多個中間元件，其中，每個中間元件在所在的時鐘路徑上所引起的延時相同。

在一些示例中，所述模塊優(yōu)化處理包括：對所述第一邏輯子電路進行毛刺功耗優(yōu)化。

在一些示例中，所述第一邏輯子電路包括M個單元電路，對所述第一邏輯子電路進行毛刺功耗優(yōu)化包括：將所述M個單元電路中的N個劃分為P個第一級電路簇，其中，所述P個第一級電路簇中的任意兩個彼此不嵌套，所述P個第一級電路簇均配置為從所述第一輸入功能電路接收輸入信號，M、N、P均為正整數(shù)且M大于或等于N，N大于或等于P；以及對所述P個第一級電路簇中的每個進行第一優(yōu)化處理以降低所述每個第一級電路簇的輸出信號的毛刺功耗。

在一些示例中，將所述M個單元電路中的N個劃分為P個第一級電路簇包括：分別計算所述M個單元電路的輸出信號的毛刺功耗值，并根據(jù)所述毛刺功耗值從所述M個單元電路確定P個單元電路，其中，所述P個單元電路與所述P個第一級電路簇一一對應，所述P個第一級電路簇的每個包括所述第一級電路簇對應的單元電路的輸出端到所述前級功能模塊之間的電路群。

本公開至少一實施例還提供一種邏輯電路的優(yōu)化裝置，包括處理器和存儲器。所述存儲器中存儲有計算機可執(zhí)行代碼，所述計算機可執(zhí)行代碼當由所述處理器運行時，執(zhí)行以上任一實施例提供的優(yōu)化方法。

本公開至少一實施例還提供一種計算機可讀存儲介質，其上存儲有計算機可執(zhí)行代碼，所述計算機可執(zhí)行代碼在被執(zhí)行時，執(zhí)行以上任一實施例提供的優(yōu)化方法。