[發明專利]邏輯電路的優化方法、優化裝置以及存儲介質

有效

• 申請號: 202011430000.7
• 申請日: 2020-12-07
• 公開（公告）號: CN112580278B
• 公開（公告）日: 2023-06-09
• 發明（設計）人: 王毓千;晉大師;梁洪昌;姚水音
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F30/327
• 分類號: G06F30/327
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云;王薇

1.一種邏輯電路的優化方法，其中，所述邏輯電路包括第一邏輯子電路以及與所述第一邏輯子電路連接的第一輸入功能電路，所述第一邏輯子電路配置為從所述第一輸入功能電路接收輸入信號；所述第一輸入功能電路包括多個第一功能模塊；所述邏輯電路還包括第二邏輯子電路以及與所述第二邏輯子電路連接的第二輸入功能電路，所述第二輸入功能電路包括第二功能模塊；

所述優化方法包括：

對所述第一邏輯子電路進行模塊優化處理，其中，所述模塊優化處理包括對所述第一邏輯子電路進行毛刺功耗優化；

保持所述多個第一功能模塊的多個時鐘信號的相對相位關系不變并對所述邏輯電路進行后續優化處理，其中，所述后續優化處理包括在所述第一輸入功能電路的多個時鐘信號與所述第二功能模塊的時鐘信號之間設置時鐘偏移。

2.如權利要求1所述的優化方法，其中，在所述第一輸入功能電路的多個時鐘信號與所述第二功能模塊的時鐘信號之間設置時鐘偏移包括：

在所述第一輸入功能電路的時鐘路徑上增加或刪除中間元件。

3.如權利要求2所述的優化方法，其中，所述中間元件包括緩沖器、反相器中的至少之一。

4.如權利要求1所述的優化方法，其中，在所述第一輸入功能電路的多個時鐘信號與所述第二功能模塊的時鐘信號之間設置時鐘偏移包括：

分別在所述第一輸入功能電路中的多個第一功能模塊的多條時鐘路徑上增加多個中間元件，其中，每個中間元件在所在的時鐘路徑上所引起的延時相同。

5.如權利要求1所述的優化方法，其中，所述第一邏輯子電路包括M個單元電路，對所述第一邏輯子電路進行毛刺功耗優化包括：

將所述M個單元電路中的N個劃分為P個第一級電路簇，其中，所述P個第一級電路簇中的任意兩個彼此不嵌套，所述P個第一級電路簇均配置為從所述第一輸入功能電路接收輸入信號，M、N、P均為正整數且M大于或等于N，N大于或等于P；以及

對所述P個第一級電路簇中的每個第一級電路簇進行第一優化處理以降低所述每個第一級電路簇的輸出信號的毛刺功耗。

6.如權利要求5所述的優化方法，其中，將所述M個單元電路中的N個劃分為P個第一級電路簇包括：

分別計算所述M個單元電路的輸出信號的毛刺功耗值，并根據所述毛刺功耗值從所述M個單元電路確定P個單元電路，其中，所述P個單元電路與所述P個第一級電路簇一一對應，所述P個第一級電路簇的每個包括所述第一級電路簇對應的單元電路的輸出端到前級功能模塊之間的電路群。

7.一種邏輯電路的優化裝置，包括：

處理器；和

存儲器，其中，所述存儲器中存儲有計算機可執行代碼，所述計算機可執行代碼當由所述處理器運行時，執行權利要求1-6任一所述的優化方法。

8.一種計算機可讀存儲介質，其上存儲有計算機可執行代碼，所述計算機可執行代碼在被執行時，執行如權利要求1-6任一所述的優化方法。

9.一種邏輯電路的優化裝置，其中，所述邏輯電路包括第一邏輯子電路以及與所述第一邏輯子電路連接的第一輸入功能電路，所述第一邏輯子電路配置為從所述第一輸入功能電路接收輸入信號；所述第一輸入功能電路包括多個第一功能模塊；所述邏輯電路還包括第二邏輯子電路以及與所述第二邏輯子電路連接的第二輸入功能電路，所述第二輸入功能電路包括第二功能模塊；

所述優化裝置包括：

模塊優化處理單元，配置為對所述第一邏輯子電路進行模塊優化處理，其中，所述模塊優化處理包括對所述第一邏輯子電路進行毛刺功耗優化；

后續優化處理單元，配置為保持所述多個第一功能模塊的多個時鐘信號的相對相位關系不變并對所述邏輯電路進行后續優化處理，其中，所述后續優化處理包括在所述第一輸入功能電路的多個時鐘信號與所述第二功能模塊的時鐘信號之間設置時鐘偏移。