[發(fā)明專利]一種基于FPGA和高精度延時芯片的數(shù)字信號延時方法

在審

• 申請?zhí)枺?/td>: 202011415964.4
• 申請日: 2020-12-07
• 公開（公告）號: CN112558519A
• 公開（公告）日: 2021-03-26
• 發(fā)明（設(shè)計）人: 劉金鑫;吳軍;袁晨;葉岑明;杜亞飛;楊波
• 申請（專利權(quán)）人: 中國工程物理研究院核物理與化學(xué)研究所
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 中國工程物理研究院專利中心 51210
• 代理人: 張曉林

1.一種基于FPGA和高精度延時芯片的數(shù)字信號延時方法，其特征在于，所述方法包括以下步驟：

S1：用戶根據(jù)需求設(shè)置輸入信號的延時時長T與延時后輸出脈沖的寬度Tw；

S2：利用TDC測量輸入信號相對于FPGA時鐘的時間值T1；

S3：利用參數(shù)T、Tw和T1分別計算數(shù)字信號前沿或后沿的延時參數(shù)；

S4：利用步驟S3中計算的延時參數(shù)，對數(shù)字信號前沿和后沿進行延時處理；

S5：通過邏輯運算合成經(jīng)過延時處理的信號前沿和后沿，獲得延時和寬度均精確可調(diào)的輸出脈沖。

2.根據(jù)權(quán)利要求1所述的基于FPGA和高精度延時芯片的數(shù)字信號延時方法，其特征在于，所述步驟S1中參數(shù)T和Tw滿足如下關(guān)系：T＜Tclk×(2ⁿ-1)，T+Tw＜Tclk×(2ⁿ-1)，其中，n為粗計數(shù)器的位數(shù)，Tclk為粗延時器的延時時鐘周期。

3.根據(jù)權(quán)利要求1所述的基于FPGA和高精度延時芯片的數(shù)字信號延時方法，其特征在于，所述步驟S2中的TDC為FPGA內(nèi)構(gòu)建的TDC和FPGA芯片外的專用TDC芯片中的任意一種。

4.根據(jù)權(quán)利要求1所述的基于FPGA和高精度延時芯片的數(shù)字信號延時方法，其特征在于，所述步驟S3中信號前沿延時參數(shù)與參數(shù)T和T1相關(guān)，后沿延時參數(shù)與參數(shù)T、Tw和T1均相關(guān)。

5.根據(jù)權(quán)利要求1所述的基于FPGA和高精度延時芯片的數(shù)字信號延時方法，其特征在于，所述步驟S3中計算的延時參數(shù)包括粗延時周期N和細延時碼值Code兩種延時參數(shù)或者粗延時周期N、中延時級數(shù)Tap和細延時碼值Code三種延時參數(shù)。

6.根據(jù)權(quán)利要求1所述的基于FPGA和高精度延時芯片的數(shù)字信號延時方法，其特征在于，所述步驟S4中的數(shù)字信號延時處理為信號粗延時和細延時這兩種方式結(jié)合的處理，或者是粗延時、中延時和細延時三種方式結(jié)合的延時處理。

7.根據(jù)權(quán)利要求6所述的基于FPGA和高精度延時芯片的數(shù)字信號延時方法，其特征在于，所述粗延時通過FPGA中的粗延時計數(shù)器實現(xiàn)，所述中延時采用FPGA芯片內(nèi)的受控延時單元IODELAY邏輯或FPGA芯片外的DLL芯片實現(xiàn)，所述細延時采用FPGA芯片外的高精度延時芯片或者FPGA芯片內(nèi)的延時鏈資源實現(xiàn)。