[發明專利]一種輸入失調電壓自動修正電路

在審

• 申請號: 202011402062.7
• 申請日: 2020-12-03
• 公開（公告）號: CN112506263A
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 張勝;涂才根;譚在超;丁國華;羅寅
• 申請（專利權）人: 蘇州鍇威特半導體股份有限公司
• 主分類號: G05F1/625
• 分類號: G05F1/625
• 代理公司: 南京眾聯專利代理有限公司 32206
• 代理人: 杜靜靜

本發明涉及一種輸入失調電壓自動修正電路，所述修正電路包括比較器電路、比較器電路輸出驅動管，開關控制管、邏輯控制模塊；其中比較器電路包括第一級輸入和第二級輸入，所述修正電路還包括第一級輸入負載和第二級輸入負載，第一級輸入連接第一級輸入負載，第二級輸入連接第二級負載，所述開關控制管控制比較電路；該技術方案結構簡單，通過常規器件的加入即可實現自動修正。本發明電路在每次上電時都會重新進行輸入失調電壓的修正，消除了外部環境對輸入失調電壓的影響，該技術方案將比較器的輸入失調電壓自動地減小到的非常低的程度。

技術領域

本發明涉及一種修正電路，具體涉及一種輸入失調電壓自動修正電路，屬于模擬集成電路設計技術領域。

背景技術

在模擬集成電路設計過程中，經常要用到高精度的比較器，高精度比較器對輸入失調電壓具有非常高的要求，通常要求輸入失調電壓小于1mV甚至0.1mV。理想情況下，當比較器的正相輸入端和反相輸入端連接相同輸入電壓時，比較器的輸出為電源電壓的中間值。當比較器正相輸入端的電壓高于反相輸入端時，比較器的輸出為高電平，當比較器正相輸入端的電壓低于反相輸入端時，比較器的輸出為低電平。實際過程中，由于線路、版圖以及制造工藝的影響，比較器都存在有輸入失調電壓△V，只有當比較器正相輸入端的電壓比反相輸入端的電壓高△V時，比較器的輸出才為高電平，當比較器正相輸入端電壓減去△V后比反相輸入端電壓低時，比較器的輸出才為低電平。

輸入失調電壓對高精度比較器的使用造成非常大的影響，因為線路、版圖及制造工藝等因素，我們無法徹底消除輸入失調電壓，但我們可以通過一些技術手段盡可能的減小輸入失調電壓的值，將其不利影響降到最低。

發明內容

本發明正是針對現有技術中存在的問題，提供一種輸入失調電壓自動修正電路，該技術方案結構簡單，通過常規器件的加入即可實現自動修正。本發明電路在每次上電時都會重新進行輸入失調電壓的修正，消除了外部環境對輸入失調電壓的影響，該技術方案將比較器的輸入失調電壓自動地減小到的非常低的程度。

為了實現上述目的，本發明的技術方案如下，一種輸入失調電壓自動修正電路，所述修正電路包括比較器電路、比較器電路輸出驅動管，開關控制管、邏輯控制模塊；其中比較器電路包括第一級輸入和第二級輸入，所述修正電路還包括第一級輸入負載和第二級輸入負載，第一級輸入連接第一級輸入負載，第二級輸入連接第二級負載，所述開關控制管控制比較電路。

作為本發明的一種改進，所述比較器電路包括PMOS管P1、P2、P3以及P4，其中PMOS管P1和P2作為比較器電路第一級輸入的輸入對管；PMOS管P3和P4作為比較器電路第二級輸入的輸入對管；電阻R1～R10作為比較器第一級輸入的負載；NMOS管N1和N2作為第二級輸入的負載；NMOS管N3作為比較器電路的輸出驅動管。

作為本發明的一種改進，所述NMOS管N4～N13與PMOS管P5、P6作為開關控制管，LOGIC為本發明電路的邏輯控制模塊，比較器的輸出信號OUT作為LOGIC模塊的輸入信號，Trim和K1～K8為LOGIC模塊的輸出信號。

作為本發明的一種改進，所述邏輯控制模塊LOGIC的內部電路，所述邏輯控制模塊LOGIC的內部電路包括時鐘產生電路CLK、時鐘分頻電路DFF、比較器電路COMP和RS觸發器RS，其中時鐘分頻電路DFF一端連接時鐘產生電路CLK，另一端連接比較器電路COMP，比較器電路COMP同時連接兩個觸發器RS。

相對于現有技術，本發明具有如下優點，1)該技術方案可自動進行輸入失調電壓的修正，不需要人為測試及燒寫，本發明電路結構簡單，通過常規器件的加入即可實現自動修正；2)本發明電路在每次上電時都會重新進行輸入失調電壓的修正，消除了外部環境對輸入失調電壓的影響。應用本發明的比較器電路可以將輸入失調電壓的精度控制在0.1mV以內，遠優于大部分比較器電路。

附圖說明

圖1為本發明整體結構示意圖；