[發明專利]一種基于FPGA的水聲數據存儲裝置

在審

• 申請號: 202011377247.7
• 申請日: 2020-11-30
• 公開（公告）號: CN112558864A
• 公開（公告）日: 2021-03-26
• 發明（設計）人: 劉聳霄;楊凱強;徐彤彤;李樹賢;楊飛;李鑫旺;牛耀;周生啟;鐘藝玲
• 申請（專利權）人: 海鷹企業集團有限責任公司
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F13/40;G06F13/42
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊立秋

1.一種基于FPGA的水聲數據存儲裝置，其特征在于：包括：FPGA、采集模塊、時鐘模塊、配置電路模塊、SRAM靜態存儲模塊、SATA存儲模塊以及電源模塊，所述電源模塊提供上述各工作模塊可靠的電源；所述采集模塊用于采集水聲數據，并模數轉換后傳輸至FPGA；所述時鐘模塊包括片內時鐘和片外時鐘，所述片外時鐘與FPGA連接；所述配置電路模塊與FPGA通信連接，FPGA產生并輸出時鐘信號至配置電路,配置電路在工作時鐘頻率下解壓FPGA輸出的PROM數據文件；所述SRAM靜態存儲模塊與FPGA通信連接；所述SATA存儲模塊與FPGA連接，提供多路數據讀寫傳輸。

2.根據權利要求1所述的一種基于FPGA的水聲數據存儲裝置，其特征在于：所述采集模塊采用AD7608芯片，所述采集模塊接5v單電源供電，所述采集模塊內置采樣放大器和數字濾波器；所述FPGA采用XC5VFX30T。

3.根據權利要求1所述的一種基于FPGA的水聲數據存儲裝置，其特征在于：所述FPGA接5v工作電壓，所述FPGA通過內部的DCM和PLL產生邏輯時鐘信號。

4.根據權利要求1所述的一種基于FPGA的水聲數據存儲裝置，其特征在于：所述片外時鐘包括：參考時鐘生成電路、SATA存儲模塊時鐘電路，所述參考時鐘生成電路采用可編程時鐘發生器IDT5V9885，所述IDT5V9885包括兩個輸入時鐘CLKIN、XTALIN/REFIN，其中CLKIN接地，所述IDT5V9885通過JTAG接口芯片來進行編程，所述IDT5V9885有6路輸出，其中4路輸出接FPGA，1路輸出差分驅動時鐘信號給以太網控制器，且4路接FPGA的輸出中有1路提供了差分工作時鐘信號；所述SATA存儲模塊的時鐘電路采用ICS844071芯片，所述ICS844071芯片輸出差分時鐘信號給STAT存儲模塊。

5.根據權利要求2所述的一種基于FPGA的水聲數據存儲裝置，其特征在于：所述配置電路模塊采用XCF32P芯片作為硬件核心配置主控控制芯片，所述XCF32P芯片的VCCINT接1.8v內部電源，并接入3.3v電源電壓，CLK引腳接FPGA時鐘脈沖信號輸出，且D0引腳接FPGA。

6.根據權利要求1所述的一種基于FPGA的水聲數據存儲裝置，其特征在于：所述SRAM靜態存儲模塊采用IS61NLP204836B存儲器芯片，接3.3v電源電壓，所述SATA存儲模塊采用兩個MOLEX連接器，利用SATA存儲模塊與固態硬盤進行數據傳輸。

7.根據權利要求1所述的一種基于FPGA的水聲數據存儲裝置，其特征在于：所述電源模塊包括低壓差線性穩壓電路、開關式穩壓電路、MGT電源，所述開關式穩壓電路輸入外部直流電源，并降壓轉換為直流電源；所述低壓差線性穩壓電路接3.3v輸入電壓，并輸出0.9V、2.5V的電壓；所述MGT電源接開關式穩壓電路的輸出電壓，所述MGT電源輸出1.0v、1.2v電壓，用于對I/O接口供電。

8.根據權利要求7所述的一種基于FPGA的水聲數據存儲裝置，其特征在于：所述開關式穩壓電路設置有多組，所述開關式穩壓電路采用PTH08T240芯片，所述PTH08T240芯片的VIN引腳接外部直流電源，所述PTH08T240芯片的VOUT引腳與SNSP引腳連接，且SNSP引腳與TT引腳之間接電阻，SNSP與SNSN引腳之間輸出降壓后的直流電壓；且由于SNSP引腳與TT引腳之間電阻的不同，PTH08T240芯片的輸出電壓不同。