[發明專利]版圖設計的方法和集成電路、運算芯片和計算設備

有效

• 申請號: 202011376998.7
• 申請日: 2020-11-30
• 公開（公告）號: CN112507648B
• 公開（公告）日: 2022-01-04
• 發明（設計）人: 孔維新;于東;范志軍;田文博
• 申請（專利權）人: 深圳比特微電子科技有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/398
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 鄒丹

1.一種用于版圖設計的方法，其特征在于，所述方法包括：

利用初級標準單元庫基于用于第一集成電路的電路圖網表生成用于第一集成電路的初級版圖，所述電路圖網表包括第一標準單元和第二標準單元，所述初級標準單元庫包括所述第一標準單元的第一標準版圖和所述第二標準單元的第二標準版圖；

分析所述初級版圖中包括第一標準版圖和第二標準版圖的所有標準版圖之間是否具有拼接關系并統計標準版圖之間的拼接頻次；以及

響應于確定所述第一標準版圖和所述第二標準版圖在所述初級版圖中具有拼接關系以及確定所述第二標準版圖是所述初級版圖中與所述第一標準版圖的拼接頻次高于所述第一標準版圖與所述初級版圖中除所述第一標準版圖和第二標準版圖之外的其它一個或多個標準版圖之間的拼接頻次的標準版圖，基于所述第一標準版圖與所述第二標準版圖在所述初級版圖中的拼接關系，將所述第一標準版圖與所述第二標準版圖合并以對用于第一集成電路的合并版圖進行優化。

2.如權利要求1所述的用于版圖設計的方法，其特征在于，所述第一標準版圖和所述第二標準版圖中的至少一個標準版圖的版圖面積大于所述至少一個標準版圖的版圖面積的理論最小值，并且將所述第一標準版圖與所述第二標準版圖合并以對用于第一集成電路的合并版圖進行優化包括：減小所述第一標準版圖和所述第二標準版圖的合并版圖的面積。

3.根據權利要求2所述的用于版圖設計的方法，其特征在于，減小所述第一標準版圖和所述第二標準版圖的合并版圖的面積包括：

識別所述第一標準版圖和所述第二標準版圖中的所述至少一個標準版圖中的潛在可優化區域；

基于所述第一標準版圖與所述第二標準版圖的拼接關系，確定所述第一標準版圖和所述第二標準版圖對所述潛在可優化區域是否存在限制；

響應于確定所述第一標準版圖和所述第二標準版圖對所述潛在可優化區域沒有限制，確定所述潛在可優化區域是可優化區域；以及

對包括所述可優化區域的所述至少一個標準版圖的布局進行調整，以減小所述可優化區域的面積。

4.根據權利要求2所述的用于版圖設計的方法，其特征在于，所述至少一個標準版圖是基于MOS晶體管實現的，并且減小所述第一標準版圖和所述第二標準版圖的合并版圖的面積包括：將所述至少一個標準版圖中的多余柵極多晶硅上的連接關系轉移到所述至少一個標準版圖中的適當的其它柵極多晶硅上，并去除所述多余柵極多晶硅，其中所述多余柵極多晶硅不同于用作隔離邊界的虛擬多晶硅。

5.根據權利要求1所述的用于版圖設計的方法，其特征在于，將所述第一標準版圖與所述第二標準版圖合并以對合并版圖進行優化包括：減少后續布線中互連的長度。

6.根據權利要求5所述的用于版圖設計的方法，其特征在于，減少后續布線中互連的長度進一步包括：

將經由自動布線得到的、與所述第一標準版圖或所述第二標準版圖內的互連處于不同金屬層的所述第一標準版圖和所述第二標準版圖之間的互連調整到與所述第一標準版圖或所述第二標準版圖內的互連相同的金屬層上。

7.如權利要求1所述的用于版圖設計的方法，其特征在于，所述方法還包括：

將經優化的合并版圖拆分成所述第一標準單元的第一優化版圖和所述第二標準單元的第二優化版圖；以及

將所述第一優化版圖和所述第二優化版圖添加到所述初級標準單元庫，以形成經優化的標準單元庫。

8.如權利要求7所述的用于版圖設計的方法，其特征在于，所述第一優化版圖包括用于指示所述第一優化版圖在版圖設計中需要與所述第二優化版圖組合使用的信息，以及所述第二優化版圖包括用于指示所述第二優化版圖在版圖設計中需要與所述第一優化版圖組合使用的信息。

9.如權利要求1所述的用于版圖設計的方法，其特征在于，所述第一標準版圖、所述第二標準版圖和經優化的合并版圖滿足工藝設計規則。