[發明專利]版圖設計的方法和集成電路、運算芯片和計算設備

有效

• 申請號: 202011376998.7
• 申請日: 2020-11-30
• 公開（公告）號: CN112507648B
• 公開（公告）日: 2022-01-04
• 發明（設計）人: 孔維新;于東;范志軍;田文博
• 申請（專利權）人: 深圳比特微電子科技有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/398
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 鄒丹

本公開涉及一種版圖設計的方法和集成電路、運算芯片和計算設備。該版圖設計的方法包括利用初級標準單元庫基于電路圖網表生成初級版圖，所述電路圖網表包括第一標準單元和第二標準單元，所述初級標準單元庫包括第一標準單元的第一標準版圖和第二標準單元庫的第二標準版圖。該方法還包括基于第一標準版圖與第二標準版圖在初級版圖中的拼接關系，將第一標準版圖與第二標準版圖合并以對合并版圖進行優化。

技術領域

本發明涉及系統級芯片設計領域，更具體地，涉及版圖設計的方法和集成電路、運算芯片和計算設備。

背景技術

在系統級芯片設計領域中，半定制設計因其對時間和人力成本的節省而日益成為版圖設計的主流風格。標準單元法，作為半定制設計中的一項重要技術，是指將一些基礎邏輯功能按照高度相等、寬度可變等一些原則設計成可拼接的單元。一般而言，半導體制造廠家(Foundry)或第三方IP供應商可以針對特定工藝提供初級標準單元庫。然而，這種初級標準單元庫中的標準單元往往為了考慮眾多不同客戶的需求而設計。而對于一個具體的設計項目來說，采用這樣的標準單元的版圖設計在面積/功耗/速度等方面并非最優。

因此，在基于初級標準單元庫進行具體芯片的版圖設計時，需要進行優化以尋求在面積/功耗/速度等方面的改進。

發明內容

根據本發明的第一方面，提供了一種用于版圖設計的方法，其特征在于，該方法包括：利用初級標準單元庫基于電路圖網表生成初級版圖，所述電路圖網表包括第一標準單元和第二標準單元，所述初級標準單元庫包括第一標準單元的第一標準版圖和第二標準單元庫的第二標準版圖；以及基于第一標準版圖與第二標準版圖在初級版圖中的拼接關系，將第一標準版圖與第二標準版圖合并以對合并版圖進行優化。

優選地，其中，所述第二標準版圖是所述初級版圖中與所述第一標準版圖的拼接頻次高于參考值的標準版圖。

優選地，其中，所述第一標準版圖和所述第二標準版圖中的至少一個標準版圖的版圖面積大于所述至少一個標準版圖的版圖面積的理論最小值，并且將所述第一標準版圖與所述第二標準版圖合并以對合并版圖進行優化包括：減小所述第一標準版圖和所述第二標準版圖的合并版圖的面積。

優選地，其中，將所述第一標準版圖與所述第二標準版圖合并以對合并版圖進行優化包括：識別所述第一標準版圖和所述第二標準版圖中的所述至少一個標準版圖中的潛在可優化區域；基于所述第一標準版圖與所述第二標準版圖的拼接關系，確定所述第一標準版圖和所述第二標準版圖對所述潛在可優化區域是否存在限制；響應于確定所述第一標準版圖和所述第二標準版圖對所述潛在可優化區域沒有限制，確定所述潛在可優化區域是可優化區域；以及對包括所述可優化區域的所述至少一個標準版圖的布局進行調整，以減小所述可優化區域的面積。

優選地，其中，所述至少一個標準版圖是基于MOS晶體管實現的，將所述第一標準版圖與所述第二標準版圖合并以對合并版圖進行優化包括：將所述至少一個標準版圖中的多余柵極多晶硅上的連接關系轉移到適當的其它柵極多晶硅上，并去除所述多余柵極多晶硅。

優選地，其中，將所述第一標準版圖與所述第二標準版圖合并以對合并版圖進行優化包括：減少后續布線中互連的長度。

優選地，其中，減少后續布線中互連的長度進一步包括：將經由自動布線得到的、與所述第一標準版圖或所述第二標準版圖內的互連處于不同金屬層的所述第一標準版圖和所述第二標準版圖之間的互連調整到與所述第一標準版圖或所述第二標準版圖內的互連相同的金屬層上。

優選地，該方法還包括：將經優化的合并版圖拆分成第一標準單元的第一優化版圖和第二標準單元的第二優化版圖；以及將第一優化版圖和第二優化版圖添加到初級標準單元庫，以形成經優化的標準單元庫。

優選地，其中，第一優化版圖包括用于指示第一優化版圖在版圖設計中需要與第二優化版圖組合使用的信息，以及第二優化版圖包括用于指示第二優化版圖在版圖設計中需要與第一優化版圖組合使用的信息。