[發(fā)明專利]一種基于比較器和FPGA的多通道高速實時互相關(guān)運算裝置

有效

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• 申請日: 2020-11-30
• 公開（公告）號: CN112487354B
• 公開（公告）日: 2022-10-04
• 發(fā)明（設計）人: 苗俊剛;胡岸勇;郭翔宙
• 申請（專利權(quán)）人: 北京航空航天大學
• 主分類號: G06F17/15
• 分類號: G06F17/15
• 代理公司: 北京科迪生專利代理有限責任公司 11251
• 代理人: 安麗;鄧治平

本發(fā)明涉及一種基于比較器和FPGA的多通道高速實時互相關(guān)運算裝置，使用比較器對模擬輸入信號進行高速低階量化采樣，相比于通用高階量化模數(shù)轉(zhuǎn)換器，降低了采樣電路的成本、體積和功耗；FPGA通過對接收到的高速串行數(shù)據(jù)進行實時延遲校正，提高了多通道同步數(shù)據(jù)接收的速率；同時，F(xiàn)PGA將接收到的高速串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)進行互相關(guān)運算，解決了FPGA內(nèi)部邏輯工作時鐘頻率低于采樣時鐘頻率的問題。由于本發(fā)明使用FPGA作為運算處理器，具有較強的可重構(gòu)性，可廣泛應用于各種微波毫米波測量系統(tǒng)中。

技術(shù)領(lǐng)域

本發(fā)明涉及一種互相關(guān)運算結(jié)構(gòu)，尤其涉及一種基于比較器和FPGA的的多通道高速實時互相關(guān)運算裝置。

背景技術(shù)

在許多微波毫米波測量系統(tǒng)中，相關(guān)器是其核心器件，相關(guān)器的數(shù)目與需要進行兩兩互相關(guān)運算的模擬通道個數(shù)的平方成正比。對于大帶寬的微波毫米波多通道實時干涉測量系統(tǒng)，相關(guān)器數(shù)量龐大，采用通用高階量化模數(shù)轉(zhuǎn)換器的相關(guān)運算結(jié)構(gòu)在實現(xiàn)過程中面臨成本、功耗和體積的難題。因此，低成本、小功耗和高集成度的實時互相關(guān)運算結(jié)構(gòu)，對于微波毫米波干涉測量系統(tǒng)具有重要意義。

發(fā)明內(nèi)容

本發(fā)明技術(shù)解決問題：克服現(xiàn)有技術(shù)的不足，提供一種基于比較器和FPGA的多通道高速實時互相關(guān)運算裝置，解決了FPGA內(nèi)部邏輯工作時鐘頻率低于采樣時鐘頻率的問題，降低了采樣電路的成本、體積和功耗，同時提高了多通道同步數(shù)據(jù)接收的速率。

本發(fā)明技術(shù)解決方案：一種基于比較器和FPGA的實時相關(guān)運算裝置，其特征在于包括：使用比較器進行低階量化采樣，使用FPGA進行實時相關(guān)運算處理。時鐘電路生成相對延遲可調(diào)的同步采樣時鐘與數(shù)據(jù)接收時鐘，同步采樣時鐘提供給比較器，數(shù)據(jù)接收時鐘提供給FPGA。FPGA通過對接收到的高速串行數(shù)據(jù)進行實時延遲校正，提高多通道同步數(shù)據(jù)接收的速率。FPGA將接收到的高速串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)進行互相關(guān)運算，解決FPGA內(nèi)部邏輯工作時鐘頻率低于采樣時鐘頻率的問題。相關(guān)運算的累加器使用兩級累加結(jié)構(gòu)，降低邏輯資源的消耗量。并行數(shù)據(jù)相關(guān)運算的累加器通過截斷部分低有效位，降低累加器的工作時鐘頻率。

本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點在于：

(1)本發(fā)明使用比較器對輸入模擬信號進行低階量化，由于比較器結(jié)構(gòu)簡單，其成本、功耗和體積遠低于普通高階量化模數(shù)轉(zhuǎn)換器，并能夠滿足采樣速率的的要求。

(2)本發(fā)明在FPGA芯片中對接收到的高速串行數(shù)據(jù)進行實時延遲校正，提高多通道同步數(shù)據(jù)接收的速率。

(3)本發(fā)明在FPGA芯片中將接收到的高速串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)進行互相關(guān)運算，解決了FPGA內(nèi)部邏輯工作時鐘頻率低于采樣時鐘頻率的問題。

附圖說明

圖1為本發(fā)明裝置的基本框圖；

圖2為時鐘電路的基本結(jié)構(gòu)；

圖3為邊沿鎖存比較器的基本結(jié)構(gòu)；

圖4為串并轉(zhuǎn)換與數(shù)據(jù)延遲校正的原理框圖；

圖5參考數(shù)據(jù)比原始數(shù)據(jù)延遲時間長半個比特周期時的延時調(diào)整方法；

圖6參考數(shù)據(jù)比原始數(shù)據(jù)延遲時間短半個比特周期時的延時調(diào)整方法；

圖7為使用并行數(shù)據(jù)進行相關(guān)運算的原理框圖；

圖8為二階量化相關(guān)運算真值表；

圖9為三階量化相關(guān)運算真值表；

圖10為兩級累加運算的結(jié)構(gòu)框圖；

圖11為低位截斷的累加器結(jié)構(gòu)。

具體實施方式

下面結(jié)合附圖進一步說明本發(fā)明。