[發明專利]一種基于比較器和FPGA的多通道高速實時互相關運算裝置

有效

• 申請號: 202011376874.9
• 申請日: 2020-11-30
• 公開（公告）號: CN112487354B
• 公開（公告）日: 2022-10-04
• 發明（設計）人: 苗俊剛;胡岸勇;郭翔宙
• 申請（專利權）人: 北京航空航天大學
• 主分類號: G06F17/15
• 分類號: G06F17/15
• 代理公司: 北京科迪生專利代理有限責任公司 11251
• 代理人: 安麗;鄧治平

1.一種基于比較器和FPGA的多通道高速實時互相關運算裝置，其特征在于，包括：硬件由比較器陣列、FPGA和時鐘電路組成；比較器對輸入信號進行低階量化采樣，FPGA接收采樣結果并進行實時相關運算處理；時鐘電路生成相對延遲可調的同步采樣時鐘與數據接收時鐘，同步采樣時鐘提供給比較器，數據接收時鐘提供給FPGA；

FPGA對接收到的高速串行數據進行實時延遲校正，然后，FPGA將接收到的高速串行數據轉換為并行數據進行互相關運算；

所述相關運算的累加器使用兩級累加結構，具體為：設輸入數據位寬為N₀，在該兩級累加結構中，第一級累加器用于完成短點數累加運算，輸出位寬為N₁，當達到最大累加次數2N1后，將累加結果進行鎖存，然后第一級累加器清零，開始新的累加周期；第二級累加器讀取第一級累加器的鎖存結果，對第一級累加結果繼續進行累加運算；多個第一級累加器共用一個第二級累加器；使用一塊雙端口隨機存取存儲器作為第二級累加器的累加結果的緩存器，第二級累加器工作時，由地址生成器生成第一級累加器的編號及對應的RAM地址，在首次讀取第一級累加器的鎖存結果時將其寫入RAM，之后每次讀取第一級累加器的鎖存結果時，將雙端口RAM當前存儲的結果通過一個端口讀取出來，并與對應的第一級累加器鎖存結果相加，最后將相加結果寫回RAM；當一個積分周期結束后，相關運算結果從雙端口RAM的另一個端口中讀出；雙端口RAM采用乒乓結構，其內部存儲區域等分為兩部分，這兩部分存儲區域輪流處于數據運算狀態和數據讀取狀態，在進行相關運算的同時讀取上一個積分周期的相關運算結果；當M個第一級累加器共用一個第二級累加器時，單個第二級累加器需要的雙端口RAM的深度為2M。

2.根據權利要求1所述的基于比較器和FPGA的多通道高速實時互相關運算裝置，其特征在于：所述比較器為邊沿鎖存結構，其數字輸出接口只有串行數據輸出，沒有源同步時鐘輸出。

3.根據權利要求1所述的基于比較器和FPGA的多通道高速實時互相關運算裝置，其特征在于：并行數據相關運算的累加器將第一級累加器拆分為兩個串聯累加器。