[發明專利]半導體結構及其形成方法

在審

• 申請號: 202011371843.4
• 申請日: 2020-11-30
• 公開（公告）號: CN113053827A
• 公開（公告）日: 2021-06-29
• 發明（設計）人: 陳偉銘;丁國強;侯上勇
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/98
• 分類號: H01L21/98;H01L25/16
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種形成半導體結構的方法包括將第一管芯和第二管芯分別接合至第一中介層的第一側和第二中介層的第一側，其中第一中介層橫向鄰近第二中介層；用第一模制材料密封第一中介層和第二中介層；在與第一中介層的第一側相對的第一中介層的第二側中形成第一凹槽；在與第二中介層的第一側相對的第二中介層的第二側中形成第二凹槽；以及用第一介電材料填充第一凹槽和第二凹槽。本發明的實施例還涉及半導體結構。

技術領域

本發明的實施例涉及半導體結構及其形成方法。

背景技術

由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的不斷提高，半導體行業經歷了快速的增長。在大多數情況下，集成密度的提高來自最小部件尺寸的不斷減小，這允許將更多的組件集成到給定區域中。

隨著對縮小電子器件的需求的增長，出現了對更小且更具創造性的半導體管芯封裝技術的需求。這種封裝系統的示例是疊層封裝(PoP)技術。在PoP器件中，頂部半導體封裝件堆疊在底部半導體封裝件的頂部上，以提供高水平的集成和組件密度。另一個示例是襯底上晶圓上芯片(CoWoS)結構。在一些實施例中，為了形成CoWoS結構，將多個半導體芯片附接至晶圓，然后執行切割工藝以將晶圓分成多個中介層，其中每個中介層都附接有一個或多個半導體芯片。附接有半導體芯片的中介層稱為晶圓上芯片(CoW)結構。然后將CoW結構附接至襯底(例如印刷電路板)以形成CoWoS結構。這些以及其他先進的封裝技術使得能夠生產具有增強的功能和較小占用面積的半導體器件。

發明內容

本發明的實施例提供了一種形成半導體結構的方法，所述方法包括：分別將第一管芯和第二管芯接合至第一中介層的第一側和第二中介層的第一側，其中，所述第一中介層橫向鄰近所述第二中介層；用第一模制材料密封所述第一中介層和所述第二中介層；在與所述第一中介層的所述第一側相對的所述第一中介層的第二側中形成第一凹槽；在與所述第二中介層的所述第一側相對的所述第二中介層的第二側中形成第二凹槽；以及用第一介電材料填充所述第一凹槽和所述第二凹槽。

本發明的另一實施例提供了一種形成半導體結構的方法，所述方法包括：將第一管芯和第二管芯分別附接至第一中介層和第二中介層，其中，在所述附接之后，所述第一管芯橫向鄰近所述第二管芯，并且所述第一中介層橫向鄰近所述第二中介層；用第一模制材料圍繞所述第一中介層和所述第二中介層；在遠離所述第一管芯的所述第一中介層的第一表面中形成第一凹槽；在遠離所述第二管芯的所述第二中介層的第一表面中形成第二凹槽；以及用聚合物層填充所述第一凹槽和所述第二凹槽。

本發明的又一實施例提供了一種半導體結構，包括：多個中介層，彼此橫向鄰近并且具有襯底通孔(TSV)；第一模制材料，位于所述多個中介層周圍；至少一個管芯，接合至并且電連接至所述多個中介層中的至少一個；以及介電層，位于遠離所述至少一個管芯的所述多個中介層的背側。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1至圖9示出了實施例中的在制造的各個階段處的晶圓上芯片(CoW)結構的截面圖。

圖10示出了另一實施例中的CoW結構的截面圖。

圖11示出了另一實施例中的CoW結構的截面圖。

圖12示出了另一實施例中的CoW結構的截面圖。

圖13至圖17示出了另一實施例中的在制造的各個階段處的CoW結構的截面圖。

圖18示出了一些實施例中的形成半導體結構的方法的流程圖。

具體實施方式