[發明專利]一種半導體結構及其有源區的制備方法

在審

• 申請號: 202011358807.4
• 申請日: 2020-11-27
• 公開（公告）號: CN114566422A
• 公開（公告）日: 2022-05-31
• 發明（設計）人: 李相遇;熊文娟;蔣浩杰;崔恒瑋;李亭亭
• 申請（專利權）人: 中國科學院微電子研究所;真芯（北京）半導體有限責任公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L27/108
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 金銘

本發明涉及一種半導體結構及其有源區的制備方法。一種半導體結構中有源區的制備方法，包括：在蝕刻有溝槽的半導體基底上沉積非晶硅，形成從溝槽底部至頂部的非晶硅層；對所述非晶硅層進行原位低溫氧化；所述原位低溫氧化的溫度為600～700℃，氧化氣體采用H₂與O₂以1:2～10的體積比混合而成；在所述原位低溫氧化之后再所述溝槽上沉積氧化物層。本發明在沉積非晶硅之后和沉積氧化層之前對非晶硅進行低溫氧化，可以避免沉積氧化層時非晶硅殘留的問題，從而避免引起的器件缺陷，還省去了沉積氧化層后氧化非晶硅的工序。

技術領域

本發明涉及半導體領域，特別涉及一種半導體結構及其有源區的制備方法。

背景技術

隨著電子設備的微型化，動態隨機存取存儲器(Dynamic Random Access Memory，DRAM)作為重要的元件，在其有源化制作過程中，若在刻蝕溝槽后直接進行有源側壁氧化，會產生有源區減薄，進而導致后續工藝不良，例如有源區上的接觸面積減少。為了改善這種現象，如圖1至3所示，在刻蝕溝槽后，沉積非晶硅，再進行后續氧化工藝，以防止有源區頂部減薄的問題，其中，圖1為溝槽刻蝕后的截面形貌；圖2為沉積非晶硅后的截面形貌以及圖3為原子層沉積法沉積氧化層的后的截面的形貌。在以上過程中，氧化層的階梯覆蓋率非常重要。階梯覆蓋率是指溝槽底部沉積的薄膜厚度與溝槽頂部階梯水平表面上沉積的薄膜厚度的比值。若階梯覆蓋率不足，溝槽底部會出現非晶硅殘留，進而導致器件不良。

發明內容

本發明的主要目的在于提供一種半導體結構中有源區的制備方法，該方法在沉積非晶硅之后和沉積氧化層之前對非晶硅進行低溫氧化，可以避免沉積氧化層時非晶硅殘留的問題，從而避免非晶硅殘留導致的器件缺陷，并且省去了沉積氧化層后氧化非晶硅的工序。

本發明的另一目的在于提供一種半導體有源區結構，該結構不能存在非晶硅殘留缺陷。

為了實現以上目的，本發明提供以下方案：

一種半導體結構中有源區的制備方法，包括：

在蝕刻有溝槽的半導體基底上沉積非晶硅，形成從溝槽底部至頂部的非晶硅層；

對所述非晶硅層進行原位低溫氧化；所述原位低溫氧化的溫度為600℃～700℃，氧化氣體采用H₂與O₂以1:2～1:10的體積比混合而成；

在所述原位低溫氧化之后再所述溝槽上沉積氧化物層。

相比之下，現有技術為解決非晶硅殘留的問題，通常在沉積氧化層后對非晶硅進行氧化，這種方法由于中間有沉積氧化層的工序，不能實現原位氧化，并且由于氧化層的阻隔因而對氧化殘留非晶硅的工藝要求更高。

綜上可見，本發明不僅解決了非晶硅殘留的問題，還提高工藝效率。

本發明還提供了一種半導體有源區結構，包括半導體基底；在半導體基底上蝕刻有溝槽，所述溝槽的表面由底部至底部依次設有非晶硅層、氧化物沉積層，并且所述非晶硅層的表層為氧化硅層。

本發明還提供了包含上述半導體有源區結構的半導體器件。

該半導體器件包括但不限于DRAM、2D NAND、3D NAND或邏輯器件。

上述半導體器件中的有源區可采用上文所述的制備方法形成。

與現有技術相比，本發明達到了以下技術效果：

(1)消除了因階梯覆蓋率不足導致的非晶硅缺陷問題；

(2)相比沉積氧化層后氧化殘留非晶硅缺陷的工藝，本發明可原位進行，節省時間和能耗，提高了工藝效率；

(3)省去了沉積氧化層后氧化殘留非晶硅的工序。

附圖說明