[發明專利]半導體結構及其制備方法

在審

• 申請號: 202011353399.3
• 申請日: 2020-11-26
• 公開（公告）號: CN112397518A
• 公開（公告）日: 2021-02-23
• 發明（設計）人: 田志;梁啟超;邵華;陳昊瑜
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L21/336;H01L29/788
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種半導體結構及其制備方法，應用于半導體技術領域。在本發明提供的半導體結構的制備方法中，在浮柵層通過硬掩膜層遮蔽起來的情況下，對淺溝槽隔離結構進行離子注入和退火處理，從而使注入到淺溝槽隔離結構中的雜質離子擴散到浮柵層中，即，在實現對浮柵層進行摻雜的同時，降低了摻雜離子聚集在浮柵層低端的濃度，進而抑制了浮柵層多晶硅的晶粒增大，避免了浮柵層與隧穿氧化層的界面所包含的能谷數量減小，最終降低了存儲單元在擦除操作時的操作時間，提高了擦除效率。

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體結構及其制備方法。

背景技術

閃存(FlashMemory)是一種非易失性存儲器，在沒有電流供應的條件下也能夠長久地保持數據，即斷電數據也不會丟失。閃存主要分為NOR和NAND兩種類型，通常稱為NORFlash和NAND Flash。其中，NORFlash，也稱為編碼型快閃記憶體。因為具備可直接執行代碼、可靠性強、讀取速度快等特性，從而成為閃存技術中主流的非易失性存儲器。并且，在實際應用中，需要通過對閃存存儲單元中的浮柵層(即浮柵極)進行摻雜，從而降低存儲單元的有效電阻，進而實現降低存儲單元的工作電壓等目的。

目前，閃存單元主要是在65納米技術節點進行，隨著對大容量閃存的要求，利用現有技術節點，每片硅片上的芯片數量將會減少。同時新的技術節點的日益成熟，也督促閃存單元用高節點的技術進行生產，即需要將閃存單元的尺寸進行縮減，降低的閃存單元的有源區寬度和溝道的長度，都會使閃存單元的性能受到影響。現有技術中通常采用通過縮減存儲單元的有源區，以及相鄰存儲單元之間的距離來實現。

但是，由于現有的閃存存儲單元中的浮柵層主要采用的是溝道方式的Fowerll-Norhei(富勒-諾的罕)隧穿方式實現對存儲單元的擦除、讀取和寫入等操作，即，依靠的是浮柵層與閃存單元的有效面積(有源區)。因此，隨著存儲單元尺寸的縮減，其有源區的面積減小，且每個閃存單元中浮柵層與隧穿氧化層的界面所包含的由于浮柵層摻雜產生的氧化硅硅能谷的數目減少，而浮柵層與隧穿氧化層的界面所包含的能谷數目的減小就會導致存儲單元的擦除操作的完成時間增加，進而造成存儲單元的擦除失效。

此外，由于隨著時間的推移，浮柵層底端聚集有高濃度的摻雜離子，因此，在摻雜工藝之后對半導體襯底進行退火工藝時，浮柵層底端(浮柵層與隧穿氧化層的界面處)多晶硅的晶粒尺寸增加，從而導致浮柵層與隧穿氧化層的界面所包含的能谷數量減小，最終造成存儲單元的擦除失效。

發明內容

本發明的目的在于提供一種半導體結構的制造方法，以解決現有技術中閃存存儲單元擦除失效的問題。

為解決上述技術問題，本發明提供一種半導體結構的制備方法，包括：

提供一具有淺溝槽隔離結構的半導體襯底，所述淺溝槽隔離結構在所述半導體襯底中定義出邏輯區和存儲區，在所述半導體襯底的表面上依次形成有隧穿氧化層、浮柵層和硬掩膜層，所述淺溝槽隔離結構自下至上至少貫穿所述隧穿氧化層和所述浮柵層；

以所述硬掩膜層為掩膜，采用N型離子或者P型離子對所述淺溝槽隔離結構進行離子注入工藝，以形成摻雜后的淺溝槽隔離結構；

對所述摻雜后的淺溝槽隔離結構進行退火處理，以使所述摻雜后的淺溝槽隔離結構中的部分摻雜離子擴散到所述浮柵層中；

去除所述硬掩膜層，以暴露出所述浮柵層和所述摻雜后的淺溝槽隔離結構的頂面；

刻蝕所述存儲區中的所述浮柵層和/或所述摻雜后的淺溝槽隔離結構，以形成所述存儲區中所需的各個浮柵極；

在所述存儲區的各個所述浮柵極上形成柵間介質層和控制柵層，以形成所述存儲區中所需的柵極堆疊結構。

可選的，所述浮柵層的材料可以包括多晶硅，所述N型離子可以包括磷、砷和銻中的至少一種，所述P型離子可以包括硼、氟化硼、銦和鎵中的至少一種。