[發明專利]一種低相位噪聲電壓控制振蕩器

在審

• 申請號: 202011336553.6
• 申請日: 2020-11-25
• 公開（公告）號: CN112290938A
• 公開（公告）日: 2021-01-29
• 發明（設計）人: 魏來
• 申請（專利權）人: 燦芯半導體（蘇州）有限公司
• 主分類號: H03L7/099
• 分類號: H03L7/099;H03B1/04;H03B5/08
• 代理公司: 上海灣谷知識產權代理事務所(普通合伙) 31289
• 代理人: 倪繼祖

本發明公開了一種低相位噪聲電壓控制振蕩器，接收LPF的輸出電壓，包括：三級延遲單元、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、電阻和電容，所述第一NMOS管和所述第二NMOS管各自的柵極分別接收LPF的輸出電壓；所述第一NMOS管和所述第二NMOS管各自的源極分別接地；所述第一NMOS管的漏極連接所述第一PMOS管的漏極；所述第二NMOS管的漏極連接所述第三PMOS管的漏極。本發明有效壓縮VCO的低頻閃爍噪聲。

技術領域

本發明涉及鎖相環頻率合成器(phase lock loop:簡稱PLL)中關鍵模塊，電壓控制振蕩器(voltage control oscillator:簡稱VCO)。

背景技術

隨著電路設計集成度的提高和更高速的應用，對于低噪聲，高精度的時鐘要求越來越強烈。為了提供高質量的頻率信號，鎖相環頻率合成器被運用得越來越頻繁。頻率合成器是從一個或多個參考頻率上產生多種頻率的器件，頻率合成器產生的信號可以作為各種收發機本地振蕩信號，還可以完成調制，解調和給接口電路中的時鐘恢復電路提供時鐘。

VCO是鎖相環中的核心模塊。設計一個高精度，低相位噪聲的VCO關系到整個PLLloop(鎖相環環路)的性能。

傳統的PLL電路結構如圖2。它由如下幾個主要模塊組成，預分頻器(predivider),鑒頻鑒相器(frequency phase detector,簡稱PFD),電荷泵(chargepump,簡稱CP),環路濾波器(low pass filter,簡稱LPF),電壓控制振蕩器(voltage control oscillator,簡稱VCO),反饋分頻器(feedback divider)和鎖頻檢測模塊(lock detector)組成。PFD把經過預分頻器的參考輸入信號和VCO經過分頻后的信號進行比較，得出它們的頻率差和相位差，頻率相位差直接通過CP去控制LPF,產生平均電壓控制VCO的輸出頻率，讓系統自動鎖定。ring VCO由于有電路面積小，功耗低，寬的頻率調節范圍的優點被廣泛使用。圖2中，Ref表示參考頻率；Fdiv表示VCO震蕩頻率經過分頻后的信號；UP表示電荷泵給濾波器的充電信號；DN表示電荷泵給濾波器的放電信號；Vlpf表示濾波器的輸出信號；Fout表示震蕩器的輸出信號；PLL Lock表示判斷PLL是否鎖定的信號。

傳統的ring VCO(環形電壓控制振蕩器)結構如下圖3，LPF的輸出被轉換為VCO的控制電流Vc，用此電流去控制VCO的delay cell(延遲單元)的振蕩頻率，當電流增大時，振蕩頻率變高，反之振蕩頻率降低。圖4中的ring VCO,仿真結果表明，它的相位噪聲指標(phase noise:簡稱PN)約為-87dBc@1MHz。對信號質量要求高的PLL就沒法使用這種結構。為了克服ring VCO相位噪聲過大的問題，有方案提出相位噪聲(phase noise)性能優越的LC VCO(電感電容做調節單元的壓控震蕩器)的結構，但是LC VCO也有它的不足之處：首先，它的頻率處理范圍相對于ring VCO太窄，另外它的功耗更大，電感電容的共振電路會使用太多芯片面積。

傳統的PLL主要有如下噪聲源：輸入噪聲，相位檢測噪聲，控制電壓的噪聲，VCO噪聲……其中，輸入噪聲和相位檢測噪聲可以通過降低環路帶寬來獲得，但是，環路帶寬的降低會增加控制電壓的噪聲和VCO的噪聲。對于控制電壓的噪聲降低可以通過降低VCO的電壓增益Kvco(壓控振蕩器的增益)來控制。VCO具有穩定增益主要是為了抑制VCO的外部噪聲，而VCO的內部噪聲主要分兩類：器件熱噪聲，閃爍噪聲和環境噪聲，環境噪聲包括電源噪聲和襯底噪聲。在克服環境噪聲方面，差分優于單端設計。

發明內容

本發明的目的在于克服現有技術的缺陷而提供一種低相位噪聲電壓控制振蕩器，有效壓縮VCO的低頻閃爍噪聲。

實現上述目的的技術方案是：