[發(fā)明專利]一種FPGA軟硬件協(xié)同仿真系統(tǒng)及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202011334416.9
• 申請(qǐng)日: 2020-11-24
• 公開（公告）號(hào): CN112364583A
• 公開（公告）日: 2021-02-12
• 發(fā)明（設(shè)計(jì)）人: 王宏偉;馬玉平;趙歡;孫宇明;李鈾;唐柳;于志杰
• 申請(qǐng)（專利權(quán)）人: 北京軒宇信息技術(shù)有限公司
• 主分類號(hào): G06F30/331
• 分類號(hào): G06F30/331;G06F30/34;G06F111/02
• 代理公司: 中國(guó)航天科技專利中心 11009
• 代理人: 陳鵬

本申請(qǐng)公開了一種FPGA軟硬件協(xié)同仿真系統(tǒng)及方法，該系統(tǒng)包括：上位機(jī)和FPGA板卡；其中，上位機(jī)，包括仿真軟件單元和第一通信單元；所述仿真軟件單元，用于根據(jù)預(yù)設(shè)的仿真時(shí)鐘頻率循環(huán)提取預(yù)設(shè)時(shí)間段內(nèi)的仿真激勵(lì)數(shù)據(jù)以及接收并顯示所述FPGA板卡反饋的仿真結(jié)果數(shù)據(jù)；所述第一通信單元，用于將所述仿真激勵(lì)數(shù)據(jù)發(fā)送給所述FPGA板卡，以及接收所述FPGA板卡基于所述仿真激勵(lì)數(shù)據(jù)反饋的仿真結(jié)果數(shù)據(jù)；FPGA板卡，與所述仿真軟件單元連接，用于裝載被測(cè)FPGA設(shè)計(jì)工程，并根據(jù)所述仿真激勵(lì)數(shù)據(jù)進(jìn)行仿真運(yùn)算得到所述仿真結(jié)果數(shù)據(jù)。本申請(qǐng)解決了現(xiàn)有技術(shù)中仿真測(cè)試的效率較低的技術(shù)問題。

技術(shù)領(lǐng)域

本申請(qǐng)涉及FPGA仿真技術(shù)領(lǐng)域，尤其涉及一種FPGA軟硬件協(xié)同仿真系統(tǒng)及方法。

背景技術(shù)

隨著FPGA技術(shù)的迅猛發(fā)展，F(xiàn)PGA芯片被廣泛應(yīng)用于多個(gè)領(lǐng)域。為了保障FPGA芯片的正常運(yùn)行，在FPGA芯片設(shè)計(jì)過程中，對(duì)FPGA芯片測(cè)試是必要的步驟，也是保障FPGA芯片設(shè)計(jì)質(zhì)量的有效手段之一。隨著應(yīng)用環(huán)境越來越復(fù)雜，F(xiàn)PGA芯片仿真難度也在日益快速增長(zhǎng)。因此，如何加快FPGA芯片的開發(fā)速度，縮短FPGA芯片驗(yàn)證的周期是FPGA技術(shù)中的一個(gè)重要環(huán)節(jié)。

目前，主要采用FPGA軟硬件協(xié)同仿真系統(tǒng)對(duì)FPGA進(jìn)行仿真。現(xiàn)有的FPGA軟硬件協(xié)同仿真系統(tǒng)主要包括設(shè)置于用戶PC端中的軟件系統(tǒng)部分和對(duì)集成電路芯片進(jìn)行模擬的硬件系統(tǒng)部分。在FPGA仿真測(cè)試過程中，軟件系統(tǒng)部分用于生成測(cè)試激勵(lì)信號(hào)以及處理部分被測(cè)FPGA設(shè)計(jì)，硬件系統(tǒng)部分用于對(duì)其他部分被測(cè)FPGA設(shè)計(jì)進(jìn)行測(cè)試得到測(cè)試數(shù)據(jù)。由于現(xiàn)有的FPGA軟硬件協(xié)同仿真系統(tǒng)在對(duì)FPGA進(jìn)行仿真時(shí)是對(duì)部分被測(cè)FPGA設(shè)計(jì)工程，而不能對(duì)全部的被測(cè)FPGA設(shè)計(jì)工程進(jìn)行測(cè)試，導(dǎo)致仿真測(cè)試的效率較低。

發(fā)明內(nèi)容

本申請(qǐng)解決的技術(shù)問題是：針對(duì)現(xiàn)有技術(shù)中仿真測(cè)試的效率較低的問題，本申請(qǐng)?zhí)峁┝艘环NFPGA軟硬件協(xié)同仿真系統(tǒng)及方法，本申請(qǐng)實(shí)施例所提供的方案中，將被測(cè)FPGA設(shè)計(jì)工程整體裝載到FPGA板卡，能夠在FPGA板卡中對(duì)被測(cè)FPGA設(shè)計(jì)工程整體進(jìn)行仿真驗(yàn)證，避免現(xiàn)有技術(shù)中對(duì)部分被測(cè)FPGA設(shè)計(jì)進(jìn)行驗(yàn)證，所導(dǎo)致仿真測(cè)試的效率較低的問題。

第一方面，本申請(qǐng)實(shí)施例提供一種FPGA軟硬件協(xié)同仿真系統(tǒng)，該系統(tǒng)包括：上位機(jī)和FPGA板卡；其中，

所述上位機(jī)，包括仿真軟件單元和第一通信單元；所述仿真軟件單元，用于根據(jù)預(yù)設(shè)的仿真時(shí)鐘頻率循環(huán)提取預(yù)設(shè)時(shí)間段內(nèi)的仿真激勵(lì)數(shù)據(jù)以及接收并顯示所述FPGA板卡反饋的仿真結(jié)果數(shù)據(jù)；所述第一通信單元，用于將從所述仿真軟件單元接收的所述仿真激勵(lì)數(shù)據(jù)發(fā)送給所述FPGA板卡，以及將從所述FPGA板卡接收的所述仿真結(jié)果數(shù)據(jù)發(fā)送給所述仿真軟件單元；

所述FPGA板卡，與所述仿真軟件單元連接，用于裝載被測(cè)FPGA設(shè)計(jì)工程，并根據(jù)所述仿真激勵(lì)數(shù)據(jù)進(jìn)行仿真運(yùn)算得到所述仿真結(jié)果數(shù)據(jù)。

可選地，所述FPGA板卡包括主FPGA模塊和從FPGA模塊；其中，

所述主FPGA模塊，與所述仿真軟件單元以及所述從FPGA模塊連接，用于將所述仿真激勵(lì)數(shù)據(jù)發(fā)送給所述從FPGA模塊，以及將從所述從FPGA模塊接收的所述仿真結(jié)果數(shù)據(jù)發(fā)送給所述仿真軟件單元；

所述從FPGA模塊，用于加載所述被測(cè)FPGA設(shè)計(jì)工程，并根據(jù)所述仿真激勵(lì)數(shù)據(jù)進(jìn)行仿真運(yùn)算得到所述仿真結(jié)果數(shù)據(jù)。

可選地，所述主FPGA模塊，包括：第二通信單元、DDR3讀寫仲裁單元、DDR3數(shù)據(jù)緩存器以及第三通信單元；其中，

所述DDR3數(shù)據(jù)緩存器，包括激勵(lì)數(shù)據(jù)存儲(chǔ)區(qū)和仿真結(jié)果數(shù)據(jù)存儲(chǔ)區(qū)，所述激勵(lì)數(shù)據(jù)存儲(chǔ)區(qū)用于緩存所述仿真激勵(lì)數(shù)據(jù)，所述仿真結(jié)果數(shù)據(jù)存儲(chǔ)區(qū)用于緩存所述仿真結(jié)果數(shù)據(jù)；