[發明專利]一種FPGA軟硬件協同仿真系統及方法

在審

• 申請號: 202011334416.9
• 申請日: 2020-11-24
• 公開（公告）號: CN112364583A
• 公開（公告）日: 2021-02-12
• 發明（設計）人: 王宏偉;馬玉平;趙歡;孫宇明;李鈾;唐柳;于志杰
• 申請（專利權）人: 北京軒宇信息技術有限公司
• 主分類號: G06F30/331
• 分類號: G06F30/331;G06F30/34;G06F111/02
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 陳鵬

1.一種FPGA軟硬件協同仿真系統，其特征在于，包括：上位機和FPGA板卡；其中，

所述上位機，包括仿真軟件單元和第一通信單元；所述仿真軟件單元，用于根據預設的仿真時鐘頻率循環提取預設時間段內的仿真激勵數據以及接收并顯示所述FPGA板卡反饋的仿真結果數據；所述第一通信單元，用于將從所述仿真軟件單元接收的所述仿真激勵數據發送給所述FPGA板卡，以及將從所述FPGA板卡接收的所述仿真結果數據發送給所述仿真軟件單元；

所述FPGA板卡，與所述仿真軟件單元連接，用于裝載被測FPGA設計工程，并根據所述仿真激勵數據進行仿真運算得到所述仿真結果數據。

2.如權利要求1所述的系統，其特征在于，所述FPGA板卡包括主FPGA模塊和從FPGA模塊；其中，

所述主FPGA模塊，與所述仿真軟件單元以及所述從FPGA模塊連接，用于將所述仿真激勵數據發送給所述從FPGA模塊，以及將從所述從FPGA模塊接收的所述仿真結果數據發送給所述仿真軟件單元；

所述從FPGA模塊，用于加載所述被測FPGA設計工程，并根據所述仿真激勵數據進行仿真運算得到所述仿真結果數據。

3.如權利要求2所述的系統，其特征在于，所述主FPGA模塊，包括：第二通信單元、DDR3讀寫仲裁單元、DDR3數據緩存器以及第三通信單元；其中，

所述DDR3數據緩存器，包括激勵數據存儲區和仿真結果數據存儲區，所述激勵數據存儲區用于緩存所述仿真激勵數據，所述仿真結果數據存儲區用于緩存所述仿真結果數據；

所述第二通信單元；與所述第一通信單元連接，用于從所述第一通信單元接收所述仿真激勵數據并將所述仿真激勵數據發送給所述DDR3數據緩存器，以及當所述第二存儲空間存儲量達到第一預設閾值時從所述DDR3數據緩存器中讀取所述仿真結果數據；

所述第三通信單元，用于將所述從FPGA模塊接收所述仿真結果數據并將所述仿真結果數據發送給所述DDR3數據緩存器，以及當所述第一存儲空間存儲量達到第二預設閾值時從所述DDR3數據緩存器中讀取所述仿真激勵數據；

所述DDR3讀寫仲裁單元，用于控制所述第二通信單元或所述第三通信單元從所述DDR3數據緩存器讀寫所述仿真激勵數據和所述仿真結果數據。

4.如權利要求3所述的系統，其特征在于，所述主FPGA模塊，還包括：兩個WFIFO緩存單元和兩個RFIFO緩存單元；其中，

所述兩個WFIFO緩存單元，包括設置于所述第二通信單元和所述DDR3讀寫仲裁單元之間的第一WFIFO緩存單元，以及設置于所述DDR3讀寫仲裁單元和所述第三通信單元之間第二WFIFO緩存單元，所述第一WFIFO緩存單元用于寫緩存所述仿真激勵數據，所述第二WFIFO緩存單元用于寫緩存所述仿真結果數據；

所述兩個RFIFO緩存單元，分別設置于所述第二通信單元和所述DDR3讀寫仲裁單元之間的第一RFIFO緩存單元，以及設置于所述DDR3讀寫仲裁單元和所述第三通信單元之間第二RFIFO緩存單元，所述第一RFIFO緩存單元用于讀緩存所述仿真結果數據，所述第二RFIFO緩存單元用于讀緩存所述仿真激勵數據；

所述DDR3讀寫仲裁單元，還用于實時判斷所述第一WFIFO緩存單元中緩存數據量是否達到第三預設閾值；若達到，則控制所述DDR3數據緩存器啟動一次寫操作，讀取所述第一WFIFO緩存單元中數據并存儲到所述DDR3數據緩存器中；以及確定所述DDR3數據緩存器不進行寫操作時，從所述DDR3數據緩存器中讀取預設大小的數據緩存到所述DDR3讀寫仲裁單元和所述第三通信單元之間的第二RFIFO緩存單元中。