[發明專利]一種基于憶阻器的混合邏輯乘累加電路在審

申請號：	202011319992.6	申請日：	2020-11-23
公開（公告）號：	CN114527957A	公開（公告）日：	2022-05-24
發明（設計）人：	孫文浩;吳啟樵;陳松	申請（專利權）人：	中國科學技術大學
主分類號：	G06F7/544	分類號：	G06F7/544
代理公司：	北京科迪生專利代理有限責任公司 11251	代理人：	張乾楨
地址：	230026 安***	國省代碼：	安徽;34
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摘要：
搜索關鍵詞：	一種基于憶阻器混合邏輯累加電路
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【說明書】：

本發明公開了一種基于憶阻器的混合邏輯乘累加電路，該電路包括數據緩存器，憶阻器陣列，移位器，加法器，寄存器；輸入數據通過數據緩存器輸入，所述數據緩存器連接到憶阻器陣列，將緩存數據輸入至憶阻器陣列中；憶阻器陣列的輸出連接到移位器，移位器連接有時鐘信號以及多個加法器，移位器移位之后的結果輸入到加法器，通過加法器與寄存器的原數據相加，將結果重新存入寄存器中。本發明通過憶阻器和CMOS電路的結合，既實現了數據存儲，又完成了邏輯運算；結合本發明上述電路，不僅可以減少面積，還能降低功耗并實現存算一體化。

技術領域

本發明涉及存算一體架構領域，尤其涉及基于憶阻器的混合邏輯乘累加電路。

背景技術

在大數據時代，隨著處理數據的規模越來越大，馮諾依曼結構的計算存儲分離架構已滿足不了日益增長的性能需求。而存算一體架構能有效解決馮氏結構所面臨的存儲墻，功耗墻等問題。

近年來，為了突破馮式結構的性能瓶頸，GPU，FGPA及各種ASIC應運而生。但是，隨著摩爾定律到達極限，以及計算與存儲分離，這些硬件架構的性能終將受到限制。因此，基于新型元器件憶阻器的存算一體架構是未來發展的趨勢，對于混合邏輯的電路設計也是非常重要的。

發明內容

本發明的目的是提供一種基于憶阻器的混合邏輯乘累加電路，能夠實現存算一體化，相比傳統CMOS乘法器降低面積與功耗。憶阻器作為一種新型元器件，具有非易失性，低功耗，高密度等優點，其阻值可通過流經自身的電荷量改變，且與CMOS工藝兼容，既能存儲數據又能參與計算，因此可作為存算一體架構的基本單元。本發明基于憶阻器的混合邏輯電路基于原理是：利用憶阻器存儲數據，并和輸入完成與邏輯計算，然后將該結果通過CMOS電路完成復雜的邏輯計算。

本發明的技術方案為：一種基于憶阻器的混合邏輯乘累加電路，其該電路包括數據緩存器，憶阻器陣列，移位器，加法器，寄存器；

輸入數據通過數據緩存器輸入，所述數據緩存器連接到憶阻器陣列，將緩存數據輸入至憶阻器陣列中；憶阻器陣列的輸出連接到移位器，移位器連接有時鐘信號以及多個加法器，移位器移位之后的結果輸入到加法器，通過加法器與寄存器的原數據相加，將結果重新存入寄存器中。

進一步的，利用憶阻器和CMOS電路結合共同完成乘累加運算。

進一步的，利用憶阻器存儲數據，并與輸入信號做乘累加運算。

進一步的，利用憶阻器完成與運算，由CMOS邏輯完成移位相加運算。

根據本發明的另一個方面，提出一種基于憶阻器的混合邏輯乘累加電路實現存算一體化的方法，包括如下步驟：

步驟1、將二進制數乘法C_n＝A_n×B_n拆分為三步：與、移位、相加；A_n、B_n分別為兩個乘數；

步驟2、首先利用n個憶阻器存儲n-bit數據B_n；

步驟3、再利用n個電壓脈沖由低位到高位發送數據A_n，每個電壓脈沖與n個憶阻器完成與邏輯操作，得到邏輯結果；

步驟4、再將與邏輯結果按該電壓脈沖所在A_n中的位數[0，1，2，..n-1]移位，與上一周期的結果相加，存入寄存器，直至A_n最后一位計算完畢。

有益效果：

本發明通過憶阻器和CMOS電路的結合，既實現了數據存儲，又完成了邏輯運算；結合本發明上述電路，不僅可以減少面積，還能降低功耗并實現存算一體化。