[發明專利]一種基于憶阻器的混合邏輯乘累加電路在審
| 申請號： | 202011319992.6 | 申請日： | 2020-11-23 |
| 公開（公告）號： | CN114527957A | 公開（公告）日： | 2022-05-24 |
| 發明（設計）人： | 孫文浩;吳啟樵;陳松 | 申請（專利權）人： | 中國科學技術大學 |
| 主分類號： | G06F7/544 | 分類號： | G06F7/544 |
| 代理公司： | 北京科迪生專利代理有限責任公司 11251 | 代理人： | 張乾楨 |
| 地址： | 230026 安*** | 國省代碼： | 安徽;34 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 憶阻器 混合 邏輯 累加 電路 | ||
1.一種基于憶阻器的混合邏輯乘累加電路，其特征在于：
該電路包括數據緩存器，憶阻器陣列，移位器，加法器，寄存器；
輸入數據通過數據緩存器輸入，所述數據緩存器連接到憶阻器陣列，將緩存數據輸入至憶阻器陣列中；憶阻器陣列的輸出連接到移位器，移位器連接有時鐘信號以及多個加法器，移位器移位之后的結果輸入到加法器，通過加法器與寄存器的原數據相加，將結果重新存入寄存器中。
2.根據權利要求1所述的基于憶阻器的混合邏輯乘累加電路，其特征在于：利用憶阻器和CMOS電路結合共同完成乘累加運算。
3.根據權利要求1所述的基于憶阻器的混合邏輯乘累加電路，其特征在于：利用憶阻器存儲數據，并與輸入信號做乘累加運算。
4.根據權利要求1所述的基于憶阻器的混合邏輯乘累加電路，其特征在于：利用憶阻器完成與運算，由CMOS邏輯完成移位相加運算。
5.一種基于憶阻器的混合邏輯乘累加電路實現存算一體化的方法，其特征在于，包括如下步驟：
步驟1、將二進制數乘法Cn＝An×Bn拆分為三步：與、移位、相加；An、Bn分別為兩個乘數；
步驟2、首先利用n個憶阻器存儲n-bit數據Bn；
步驟3、再利用n個電壓脈沖由低位到高位發送數據An，每個電壓脈沖與n個憶阻器完成與邏輯操作，得到邏輯結果；
步驟4、再將與邏輯結果按該電壓脈沖所在An中的位數[0,1,2,..n-1]移位，與上一周期的結果相加，存入寄存器，直至An最后一位計算完畢。
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