[發明專利]一種通信裝置、方法、系統及電子設備

有效

• 申請號: 202011305648.1
• 申請日: 2020-11-19
• 公開（公告）號: CN112422388B
• 公開（公告）日: 2022-06-17
• 發明（設計）人: 唐啟翔
• 申請（專利權）人: 深圳市信銳網科技術有限公司
• 主分類號: H04L12/40
• 分類號: H04L12/40;H04L12/403
• 代理公司: 深圳市深佳知識產權代理事務所(普通合伙) 44285
• 代理人: 張金香

1.一種通信裝置，其特征在于，包括：第一可編程邏輯器件、第二可編程邏輯器件；

所述第一可編程邏輯器件設有第一總線時鐘發送端口，所述第二可編程邏輯器件設有第一總線時鐘接收端口，所述第一可編程邏輯器件通過所述第一總線時鐘發送端口和所述第一總線時鐘接收端口傳輸自身生成的第一總線時鐘至所述第二可編程邏輯器件；

所述第一可編程邏輯器件設有第一總線幀頭發送端口，所述第二可編程邏輯器件設有第一總線幀頭接收端口，所述第一可編程邏輯器件通過所述第一總線幀頭發送端口和所述第一總線幀頭接收端口傳輸自身生成的第一總線幀頭至所述第二可編程邏輯器件；

所述第一可編程邏輯器件設有第一通信槽位，所述第二可編程邏輯器件設有第二通信槽位，所述第一通信槽位與所述第二通信槽位通過數據總線相連接，且所述第一通信槽位與所述第二通信槽位基于目標總線時鐘和目標總線幀頭進行時分復用通信；所述目標總線時鐘包括基于所述第一總線時鐘確定的總線時鐘，所述目標總線幀頭包括基于所述第一總線幀頭確定的總線幀頭；

其中，還包括第三可編程邏輯器件；

所述第三可編程邏輯器件設有第二總線時鐘發送端口，所述第二可編程邏輯器件設有第二總線時鐘接收端口，所述第三可編程邏輯器件通過所述第二總線時鐘發送端口和所述第二總線時鐘接收端口傳輸自身生成的第二總線時鐘至所述第二可編程邏輯器件；

所述第三可編程邏輯器件設有第二總線幀頭發送端口，所述第二可編程邏輯器件設有第二總線幀頭接收端口，所述第三可編程邏輯器件通過所述第二總線幀頭發送端口和所述第二總線幀頭接收端口傳輸自身生成的第二總線幀頭至所述第二可編程邏輯器件；

所述第三可編程邏輯器件設有第三通信槽位，所述第三通信槽位與所述第一通信槽位通過所述數據總線相連接，所述第三通信槽位與所述第二通信槽位通過所述數據總線相連接，且所述第三通信槽位與所述第二通信槽位基于所述目標總線時鐘和所述目標總線幀頭進行時分復用通信；

所述第一可編程邏輯器件及所述第三可編程邏輯器件間設有總線時鐘仲裁端口和總線幀頭仲裁端口，所述第一可編程邏輯器件與所述第三可編程邏輯器件通過所述總線時鐘仲裁端口在所述第一總線時鐘和所述第二總線時鐘中選擇所述目標總線時鐘，所述第一可編程邏輯器件與所述第三可編程邏輯器件通過所述總線幀頭仲裁端口在所述第一總線幀頭和所述第二總線幀頭中選擇所述目標總線幀頭。

2.根據權利要求1所述的通信裝置，其特征在于，所述第一通信槽位通過第一抗干擾芯片與所述數據總線相連接，所述第二通信槽位通過第二抗干擾芯片與所述數據總線連接。

3.根據權利要求2所述的通信裝置，其特征在于，所述第一抗干擾芯片和所述第二抗干擾芯片的類型包括485通信芯片。

4.一種通信方法，其特征在于，應用于目標可編程邏輯器件，包括：

確定目標總線時鐘及目標總線幀頭，所述目標總線時鐘及所述目標總線幀頭由可編程邏輯器件生成；

基于所述目標總線幀頭確定所述目標可編程邏輯器件中每個目標通信槽位的通信時隙；

基于所述目標總線時鐘的通信觸發沿，按照所述通信時隙進行bit計數，同時進行槽位計數和復幀計數；其中所述bit計數記滿后增加一個所述槽位計數，所述槽位計數記滿后增加一個所述復幀計數；

控制與所述槽位計數相匹配的所述目標通信槽位通過數據總線與另一可編程邏輯器件的另一通信槽位以復幀形式傳輸所述目標信息；

其中，所述確定目標總線時鐘及目標總線幀頭，包括：生成第一總線時鐘及第一總線幀頭；判斷所述第一總線時鐘和所述第一總線幀頭是否失效；所述失效包括預設周期內無翻轉；若所述第一總線時鐘和所述第一總線幀頭未失效，則將所述第一總線時鐘確定為所述目標總線時鐘，將所述第一總線幀頭確定為所述目標總線幀頭；若所述第一總線時鐘和/或所述第一總線幀頭失效，則接收與所述目標可編程邏輯器件構成主備的可編程邏輯器件發送的第二總線時鐘和第二總線幀頭，將所述第二總線時鐘確定為所述目標總線時鐘，將所述第二總線幀頭確定為所述目標總線幀頭。