[發明專利]埋阻金屬箔

在審

• 申請號: 202011304670.4
• 申請日: 2020-11-19
• 公開（公告）號: CN114521050A
• 公開（公告）日: 2022-05-20
• 發明（設計）人: 蘇陟;高強
• 申請（專利權）人: 廣州方邦電子股份有限公司;珠海達創電子有限公司
• 主分類號: H05K1/16
• 分類號: H05K1/16;H05K1/11
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 麥小嬋;郝傳鑫

本發明涉及印制板技術領域，公開了一種埋阻金屬箔，其中，埋阻金屬箔包括導電層、至少兩層電阻層以及多個導電凸起，通過在與導電層相鄰的電阻層的一面或者在靠近電阻層的導電層的一面上設置多個間隔分布的導電凸起，以使得導電凸起位于電阻層和導電層之間，避免了現有技術中由于表面粗糙度不均勻的銅箔直接與電阻層接觸而導致電阻層不均勻，造成電阻層各個不同區域的阻值不均勻的問題，以降低電阻層的不同位置的電阻值的差異，進而便于設計高精度的隱埋電阻；另外，通過設置電阻率均不同的多層電阻層，以便于設計具有不同電阻值的隱埋電阻。

技術領域

本發明涉及印制板技術領域，特別是涉及一種埋阻金屬箔。

背景技術

目前，隨著電子產品小型化的發展趨勢，對電子產品的封裝密度和體積提出了更高的要求，而將電阻等無源器件隱埋到印制板中是一種減小電子產品尺寸的有效手段。

如圖1所示，其是現有的帶隱埋電阻的印制板的局部結構示意圖，在現有的帶隱埋電阻的印制板中，銅箔層10覆蓋在電阻層20上，并且銅箔層10與電阻層20緊密貼合，其中，銅箔層10用于制作電路圖形。為了保證銅箔層10與電阻層20之間緊密連接，通常將銅箔層10與電阻層20相連接的那一面設置為具有一定的粗糙度，但該銅箔層10的粗糙度在微觀條件下是不均勻的，從而導致電阻層20靠近銅箔層10的表面粗糙度不均勻，嚴重影響了隱埋電阻設計精度。

發明內容

本發明實施例的目的是提供一種埋阻金屬箔、印制板以及埋阻金屬箔的制備方法，其能夠降低電阻層的各個區域中單位面積的電阻值的差異，進而便于設計高精度的隱埋電阻。

為了解決上述技術問題，本發明實施例提供一種埋阻金屬箔，包括導電層、至少兩層電阻層以及多個導電凸起；所述導電層與至少兩層所述電阻層依次層疊設置；

多個所述導電凸起間隔分布于至少兩層所述電阻層中靠近所述導電層的電阻層的一面或分布于導電層靠近電阻層的一面上，且所述導電層覆蓋多個所述導電凸起；其中，每一所述電阻層的電阻率均不同。

作為優選方案，多個所述導電凸起為第一金屬顆粒和/或由多個第二金屬顆粒組成的顆粒團簇。

作為優選方案，多個所述導電凸起均勻分布在所述電阻層或導電層上。

作為優選方案，所述導電凸起的厚度為0.5微米至20微米。

作為優選方案，所述電阻層包括鎳、鉻、鉑、鈀、鈦中的任意一種金屬，或者包括鎳、鉻、鉑、鈀、鈦、硅、磷中至少兩種組合的合金。

作為優選方案，所述電阻層的厚度為20～200nm。

作為優選方案，所述導電層的導電率為任意一層所述電阻層的2～1000倍。

作為優選方案，所述導電層的厚度為2微米至20微米。

作為優選方案，所述導電層包括鋁、銀、銅、金中的任意一種或多種。

作為優選方案，所述埋阻金屬箔還包括載體介質，所述導電層、所述至少兩層電阻層和所述載體介質依次層疊設置。

實施本發明實施例，具有如下有益效果：

本發明實施例提供了一種埋阻金屬箔，其中，埋阻金屬箔包括導電層、至少兩層電阻層以及多個導電凸起，導電層與至少兩層電阻層依次層疊設置，多個所述導電凸起間隔分布于電阻層與導電層之間，避免了現有技術中由于表面粗糙度不均勻的銅箔直接與電阻層接觸而導致電阻層不均勻，造成電阻層阻值不均勻的問題，以降低電阻層的不同區域的電阻值的差異，進而便于設計高精度的隱埋電阻；另外，通過設置電阻率均不同的多層電阻層，以便于設計具有不同電阻值的隱埋電阻。

附圖說明

圖1是現有的帶隱埋電阻的印制板的局部結構示意圖；

圖2是本發明實施例一中的埋阻金屬箔的結構示意圖；