[發(fā)明專利]處理暨存儲電路

有效

• 申請?zhí)枺?/td>: 202011297099.8
• 申請日: 2020-11-18
• 公開（公告）號: CN112286863B
• 公開（公告）日: 2023-08-18
• 發(fā)明（設(shè)計）人: 林帥;張宇
• 申請（專利權(quán)）人: 合肥沛睿微電子股份有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/40
• 代理公司: 北京國昊天誠知識產(chǎn)權(quán)代理有限公司 11315
• 代理人: 李有財

本案公開一種處理暨存儲電路，包含仲裁器、至少一第一級內(nèi)存單元、中央處理單元以及至少一硬件加速引擎。第一級內(nèi)存單元電性連接仲裁器，中央處理單元電性連接仲裁器并具有一第二級內(nèi)存單元，中央處理單元通過仲裁器存取第一級內(nèi)存單元，且中央處理單元于存取數(shù)據(jù)時，是優(yōu)先存取第一級內(nèi)存單元；硬件加速引擎電性連接仲裁器，以通過仲裁器存取第一級內(nèi)存單元。其中，仲裁器設(shè)定中央處理單元存取第一級內(nèi)存單元的優(yōu)先權(quán)大于硬件加速引擎。

技術(shù)領(lǐng)域

本案是有關(guān)一種系統(tǒng)單芯片(SOC)電路，特別是關(guān)于一種適用于數(shù)據(jù)存取密集的處理暨存儲器電路。

背景技術(shù)

在系統(tǒng)單芯片(SOC)產(chǎn)品中，會制訂多種硬件加速引擎來協(xié)助中央處理單元(CPU)處理數(shù)據(jù)。如圖1所示，圖1為現(xiàn)有技術(shù)的硬件加速引擎來協(xié)助中央處理單元(CPU)處理數(shù)據(jù)。硬件加速引擎需要處理的數(shù)據(jù)需要通過總線來存取具有存儲地址范圍的內(nèi)存(例如，數(shù)據(jù)是暫存于中央處理單元內(nèi)部的內(nèi)存或是連接總線的外部主存儲器)。中央處理單元存取數(shù)據(jù)也是通過總線進(jìn)行，也可以是中央處理單元內(nèi)部的數(shù)據(jù)存取信道，這往往取決于所述數(shù)據(jù)存儲位置是在中央處理單元(CPU)內(nèi)的內(nèi)存還是在外部的主存儲器中。數(shù)據(jù)存儲在中央處理單元內(nèi)部的內(nèi)存可以減少讀取延遲，但中央處理單元內(nèi)部的內(nèi)存的容量往往無法太大。若系統(tǒng)單芯片是使用于數(shù)據(jù)存取密集的存儲設(shè)備產(chǎn)品(如：固態(tài)硬盤(SSD)、U盤)時，上述的讀取延遲將嚴(yán)重影響整個存儲設(shè)備產(chǎn)品的效能。

由圖1可知，無論數(shù)據(jù)是存儲在中央處理單元的內(nèi)存，還是連接總線的外部主存儲器，對于硬件加速引擎而言，存取數(shù)據(jù)時都要先獲得存取總線的權(quán)限后才能通過總線存取數(shù)據(jù)，對于數(shù)據(jù)存取密集型算法而言，不論是中央處理單元或是硬件加速引擎，皆需要密集存取總線，大部分的時間都消耗在總線上讀取數(shù)據(jù)操作的延遲，而嚴(yán)重影響整個系統(tǒng)單芯片(SOC)的效能。且總線上的其他電路愈多或/及總線架構(gòu)愈復(fù)雜的系統(tǒng)，因需先獲得存取總線的權(quán)限，始可通過總線讀取數(shù)據(jù)操作的延遲也會愈大，而無法有效加速處理時間。

發(fā)明內(nèi)容

為了解決通過總線讀取數(shù)據(jù)所造成的延遲的技術(shù)問題，本發(fā)明提供一種處理暨存儲電路，以最優(yōu)化數(shù)據(jù)通路的延遲，進(jìn)而提高硬件加速引擎的性能。

本發(fā)明提供一種處理暨存儲電路，包含仲裁器、至少一第一級內(nèi)存單元、中央處理單元以及至少一硬件加速引擎。第一級內(nèi)存單元電性連接仲裁器，中央處理單元電性連接仲裁器并具有一第二級內(nèi)存單元，中央處理單元通過仲裁器存取第一級內(nèi)存單元，且中央處理單元于存取數(shù)據(jù)時，是優(yōu)先存取第一級內(nèi)存單元；硬件加速引擎是電性連接仲裁器，以通過仲裁器存取第一級內(nèi)存單元。其中，仲裁器設(shè)定中央處理單元存取第一級內(nèi)存單元的優(yōu)先權(quán)大于硬件加速引擎。

綜上所述，本案在保證中央處理單元訪問速度的情況下，將硬件加速引擎于物理實現(xiàn)上與內(nèi)存緊耦合在一起，以減少中央處理單元及硬件加速引擎存取數(shù)據(jù)的時間開銷，讓數(shù)據(jù)通路的延遲最優(yōu)化，進(jìn)而提高硬件加速引擎的性能。

底下借由具體實施例配合所附的圖式詳加說明，當(dāng)更容易了解本案的目的、技術(shù)內(nèi)容及其所達(dá)成的功效。

附圖說明

圖1為是為現(xiàn)有技術(shù)的系統(tǒng)單芯片(SOC)電路的示意框圖。

圖2為根據(jù)本案一實施例的處理暨存儲電路的示意框圖。

圖3為根據(jù)本案一實施例的中央處理單元的示意框圖。

圖4為根據(jù)本案另一實施例的中央處理單元的示意框圖。

圖5為根據(jù)本案另一實施例的處理暨存儲電路的示意框圖。

圖6為根據(jù)本案一實施例的仲裁器的時序示意圖。

具體實施方式

以下將配合相關(guān)圖式來說明本案的實施例。在這些圖式中，相同的標(biāo)號表示相同或類似的組件或電路。