[發(fā)明專利]處理暨存儲(chǔ)電路

有效

• 申請(qǐng)?zhí)枺?/td>: 202011297099.8
• 申請(qǐng)日: 2020-11-18
• 公開(kāi)（公告）號(hào): CN112286863B
• 公開(kāi)（公告）日: 2023-08-18
• 發(fā)明（設(shè)計(jì)）人: 林帥;張宇
• 申請(qǐng)（專利權(quán)）人: 合肥沛睿微電子股份有限公司
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78;G06F13/40
• 代理公司: 北京國(guó)昊天誠(chéng)知識(shí)產(chǎn)權(quán)代理有限公司 11315
• 代理人: 李有財(cái)

1.一種處理暨存儲(chǔ)電路，其特征在于，包含：

仲裁器；

至少一第一級(jí)內(nèi)存單元，電性連接所述仲裁器；

至少一中央處理單元，電性連接所述仲裁器并具有一第二級(jí)內(nèi)存單元，所述中央處理單元通過(guò)所述仲裁器存取所述至少一第一級(jí)內(nèi)存單元，所述中央處理單元于存取數(shù)據(jù)時(shí)，是優(yōu)先存取所述至少一第一級(jí)內(nèi)存單元；以及

至少一硬件加速引擎，電性連接所述仲裁器，以通過(guò)所述仲裁器存取所述至少一第一級(jí)內(nèi)存單元；

其中，所述仲裁器設(shè)定所述中央處理單元存取所述至少一第一級(jí)內(nèi)存單元的優(yōu)先權(quán)大于所述至少一硬件加速引擎；

其中，所述中央處理單元更電性連接總線，且所述總線是用以電性連接至少一硬件裝置，所述處理暨存儲(chǔ)電路更包含從接口電路，電性連接內(nèi)部總線及所述總線，使所述至少一硬件裝置通過(guò)所述仲裁器以經(jīng)由所述總線、所述從接口電路及所述內(nèi)部總線存取所述至少一第一級(jí)內(nèi)存單元。

2.如權(quán)利要求1所述的處理暨存儲(chǔ)電路，其特征在于，所述至少一第一級(jí)內(nèi)存單元的容量不小于所述第二級(jí)內(nèi)存單元的容量。

3.如權(quán)利要求1或2所述的處理暨存儲(chǔ)電路，其特征在于，更包含所述內(nèi)部總線，所述仲裁器、所述至少一第一級(jí)內(nèi)存單元、所述中央處理單元及所述至少一硬件加速引擎電性連接所述內(nèi)部總線，使所述中央處理單元或所述至少一硬件加速引擎通過(guò)所述仲裁器及所述內(nèi)部總線存取所述至少一第一級(jí)內(nèi)存單元。

4.如權(quán)利要求3所述的處理暨存儲(chǔ)電路，其特征在于，所述中央處理單元更包含：

核心電路；

第一級(jí)控制電路，電性連接所述核心電路及所述內(nèi)部總線，以通過(guò)所述仲裁器存取所述至少一第一級(jí)內(nèi)存單元；

第一級(jí)快取單元，電性連接所述第一級(jí)控制電路，使所述核心電路通過(guò)所述第一級(jí)控制電路存取所述第一級(jí)快取單元；

第二級(jí)控制電路，電性連接所述第一級(jí)控制電路；

所述第二級(jí)內(nèi)存單元，電性連接所述第二級(jí)控制電路，使所述核心電路通過(guò)所述第二級(jí)控制電路存取所述第二級(jí)內(nèi)存單元；

第二級(jí)快取單元，電性連接所述第二級(jí)控制電路，使所述核心電路通過(guò)所述第二級(jí)控制電路存取所述第二級(jí)快取單元；以及

總線接口單元，電性連接所述第一級(jí)控制電路、所述第二級(jí)控制電路及所述總線，所述第一級(jí)控制電路及所述第二級(jí)控制電路通過(guò)所述總線接口單元電性連接至所述總線。

5.如權(quán)利要求4所述的處理暨存儲(chǔ)電路，其特征在于，所述核心電路于存取數(shù)據(jù)的存取順序是依序?yàn)樗鲋辽僖坏谝患?jí)內(nèi)存單元、所述第一級(jí)快取單元、所述第二級(jí)內(nèi)存單元以及所述第二級(jí)快取單元。

6.如權(quán)利要求1所述的處理暨存儲(chǔ)電路，其特征在于，所述仲裁器設(shè)定所述中央處理單元存取所述至少一第一級(jí)內(nèi)存單元的優(yōu)先權(quán)大于所述至少一硬件加速引擎及所述從接口電路。

7.如權(quán)利要求1所述的處理暨存儲(chǔ)電路，其特征在于，所述至少一硬件加速引擎及所述從接口電路同時(shí)存取所述至少一第一級(jí)內(nèi)存單元時(shí)，所述仲裁器設(shè)定所述至少一硬件加速引擎及所述從接口電路交替存取所述至少一第一級(jí)內(nèi)存單元。

8.如權(quán)利要求1或2所述的處理暨存儲(chǔ)電路，其特征在于，所述中央處理單元系為至少二個(gè)中央處理單元且具有多個(gè)內(nèi)存端口，所述多個(gè)內(nèi)存端口通過(guò)所述內(nèi)部總線電性連接所述至少一第一級(jí)內(nèi)存單元，所述中央處理單元更通過(guò)一中止訊號(hào)來(lái)進(jìn)行握手協(xié)議，以處理所述多個(gè)內(nèi)存端口存取同一所述至少一第一級(jí)內(nèi)存單元。

9.如權(quán)利要求8所述的處理暨存儲(chǔ)電路，其特征在于，所述至少一第一級(jí)內(nèi)存單元為多個(gè)時(shí)，所述中央處理單元通過(guò)所述仲裁器存取其中一所述至少一第一級(jí)內(nèi)存單元，以存取數(shù)據(jù)。

10.如權(quán)利要求1或2所述的處理暨存儲(chǔ)電路，其特征在于，所述至少一硬件加速引擎透過(guò)所述仲裁器和所述中央處理單元共用所述至少一第一級(jí)內(nèi)存單元。

11.如權(quán)利要求1或2所述的處理暨存儲(chǔ)電路，其特征在于，所述至少一硬件加速引擎包含有寫(xiě)緩存映射表硬件加速引擎，所述寫(xiě)緩存映射表硬件加速引擎用以處理寫(xiě)緩存映射表。