[發(fā)明專利]用于40納米5V-CMOS電路的ESD防護裝置

在審

• 申請?zhí)枺?/td>: 202011280765.7
• 申請日: 2020-11-16
• 公開（公告）號: CN112397504A
• 公開（公告）日: 2021-02-23
• 發(fā)明（設計）人: 陳燕寧;劉紅俠;郭丹;陳瑞博;付振;劉芳
• 申請（專利權(quán)）人: 西安電子科技大學
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 西安嘉思特知識產(chǎn)權(quán)代理事務所(普通合伙) 61230
• 代理人: 劉長春

本發(fā)明公開了一種用于40納米5V?CMOS電路的ESD防護裝置，包括：P型襯底，P型襯底上設置有相鄰的N阱和P阱；其中，N阱內(nèi)從左至右依次設有第一N+注入?yún)^(qū)、第一淺溝槽隔離區(qū)以及第一P+注入?yún)^(qū)；N阱和P阱之間跨接有第二P+注入?yún)^(qū)，第一P+注入?yún)^(qū)和第二P+注入?yún)^(qū)之間的表面設有第一柵氧化層區(qū)；P阱內(nèi)從左至右依次設有第二N+注入?yún)^(qū)、第三N+注入?yún)^(qū)、第二淺溝槽隔離區(qū)以及第三P+注入?yún)^(qū)，第二N+注入?yún)^(qū)與第三N+注入?yún)^(qū)之間的表面設有第二柵氧化層區(qū)；第二P+注入?yún)^(qū)與第二N+注入?yún)^(qū)之間設有第三淺溝槽隔離區(qū)。本發(fā)明提供的ESD防護裝置降低了器件觸發(fā)電壓，提高了維持電壓，克服了傳統(tǒng)LVTSCR器件結(jié)構(gòu)的閂鎖和潛在失效問題，同時優(yōu)化了器件的過沖電壓特性。

技術(shù)領(lǐng)域

本發(fā)明屬于半導體集成電路技術(shù)領(lǐng)域，具體涉及一種用于40納米5V-CMOS電路的ESD防護裝置。

背景技術(shù)

隨著集成電路制造工藝尺寸的縮小和電路復雜度的提升，靜電放電(ESD)成為芯片可靠性方面不容忽視的問題。在眾多ESD防護器件中，可控硅(SCR)具有最高的單位面積利用率，被廣泛應用于ESD防護領(lǐng)域。普通SCR依靠N阱與P阱之間的反向PN結(jié)雪崩擊穿來觸發(fā)。在40nm CMOS工藝中，SCR的觸發(fā)電壓遠高于該工藝下柵氧化層的擊穿電壓。SCR完全導通后，其維持電壓將達到2V左右，導致器件在工作時會出現(xiàn)閂鎖現(xiàn)象。

為了降低SCR的觸發(fā)電壓，傳統(tǒng)的方法通常采用低壓觸發(fā)的SCR(Low-VoltageTriggered SCR，簡稱LVTSCR)結(jié)構(gòu)來實現(xiàn)。例如，現(xiàn)有技術(shù)一提供的一種雙觸發(fā)LVTSCR結(jié)構(gòu)及其電路，其通過添加串聯(lián)的二極管并使其位于兩個不同的支路，當雙觸發(fā)LVTSCR電路的陽極有正的ESD脈沖時形成兩條通路使大部分ESD電流迅速從SCR泄放掉，從而使SCR器件具備更低的觸發(fā)電壓。現(xiàn)有技術(shù)二提供的一種具有低觸發(fā)電壓強魯棒性的LVTSCR器件，通過在跨接在P阱區(qū)域的注入?yún)^(qū)下方注入了一層濃劑量的ESD注入層，有效提高了PN結(jié)濃度，降低了PN結(jié)的擊穿電壓，從而降低了LVTSCR器件的觸發(fā)電壓，提高了器件響應速度。

然而，上述現(xiàn)有的LVTSCR結(jié)構(gòu)均存在維持電壓過低的問題，其在用于ESD防護時會出現(xiàn)閂鎖現(xiàn)象和潛在失效問題；若采用增加器件橫向尺寸的方法以滿足ESD設計窗口時，又會嚴重浪費版圖面積。

發(fā)明內(nèi)容

為了解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明提供了一種用于40納米5V-CMOS電路的ESD防護裝置。本發(fā)明要解決的技術(shù)問題通過以下技術(shù)方案實現(xiàn)：

一種用于40納米5V-CMOS電路的ESD防護裝置，包括：P型襯底，所述P型襯底上設置有相鄰的N阱和P阱；其中，

所述N阱內(nèi)從左至右依次設有第一N+注入?yún)^(qū)、第一淺溝槽隔離區(qū)以及第一P+注入?yún)^(qū)；

所述N阱和所述P阱之間跨接有第二P+注入?yún)^(qū)，所述第一P+注入?yún)^(qū)和所述第二P+注入?yún)^(qū)之間的表面設有第一柵氧化層區(qū)；

所述P阱內(nèi)從左至右依次設有第二N+注入?yún)^(qū)、第三N+注入?yún)^(qū)、第二淺溝槽隔離區(qū)以及第三P+注入?yún)^(qū)，所述第二N+注入?yún)^(qū)與所述第三N+注入?yún)^(qū)之間的表面設有第二柵氧化層區(qū)；

所述第二P+注入?yún)^(qū)與所述第二N+注入?yún)^(qū)之間設有第三淺溝槽隔離區(qū)。

在本發(fā)明的一個實施例中，所述第二P+注入?yún)^(qū)的中心軸與所述N阱和所述P阱的連接處對齊。

在本發(fā)明的一個實施例中，所述P型襯底上還包括第四淺溝槽隔離區(qū)、第五淺溝槽隔離區(qū)、第四P+注入?yún)^(qū)、第六淺溝槽隔離區(qū)，所述第四淺溝槽隔離區(qū)跨接在所述P型襯底和所述N阱之間，所述第五淺溝槽隔離區(qū)跨接在所述P阱和所述P型襯底之間，所述第四P+注入?yún)^(qū)設置于所述第五淺溝槽隔離區(qū)和所述第六淺溝槽隔離區(qū)之間。

在本發(fā)明的一個實施例中，所述第三淺溝槽隔離區(qū)的寬度可調(diào)節(jié)。