[發明專利]用于40納米5V-CMOS電路的ESD防護裝置

在審

• 申請號: 202011280765.7
• 申請日: 2020-11-16
• 公開（公告）號: CN112397504A
• 公開（公告）日: 2021-02-23
• 發明（設計）人: 陳燕寧;劉紅俠;郭丹;陳瑞博;付振;劉芳
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

1.一種用于40納米5V-CMOS電路的ESD防護裝置，其特征在于，包括：P型襯底(10)，所述P型襯底(10)上設置有相鄰的N阱(20)和P阱(30)；其中，

所述N阱(20)內從左至右依次設有第一N+注入區(21)、第一淺溝槽隔離區(S1)以及第一P+注入區(22)；

所述N阱(20)和所述P阱(30)之間跨接有第二P+注入區(24)，所述第一P+注入區(22)和所述第二P+注入區(24)之間的表面設有第一柵氧化層區(23)；

所述P阱(30)內從左至右依次設有第二N+注入區(31)、第三N+注入區(32)、第二淺溝槽隔離區(S2)以及第三P+注入區(33)，所述第二N+注入區(31)與所述第三N+注入區(32)之間的表面設有第二柵氧化層區(34)；

所述第二P+注入區(24)與所述第二N+注入區(31)之間設有第三淺溝槽隔離區(S3)。

2.根據權利要求1所述的用于40納米5V-CMOS電路的ESD防護裝置，其特征在于，所述第二P+注入區(24)的中心軸與所述N阱(20)和所述P阱(30)的連接處對齊。

3.根據權利要求1所述的用于40納米5V-CMOS電路的ESD防護裝置，其特征在于，所述P型襯底(10)上還包括第四淺溝槽隔離區(S4)、第五淺溝槽隔離區(S5)、第四P+注入區(11)、第六淺溝槽隔離區(S6)，所述第四淺溝槽隔離區(S4)跨接在所述P型襯底(10)和所述N阱(20)之間，所述第五淺溝槽隔離區(S5)跨接在所述P阱(30)和所述P型襯底(10)之間，所述第四P+注入區(11)設置于所述第五淺溝槽隔離區(S5)和所述第六淺溝槽隔離區(S6)之間。

4.根據權利要求1所述的用于40納米5V-CMOS電路的ESD防護裝置，其特征在于，所述第三淺溝槽隔離區(S3)的寬度可調節。

5.根據權利要求3所述的用于40納米5V-CMOS電路的ESD防護裝置，其特征在于，所述第一淺溝槽隔離區(S1)、所述第二淺溝槽隔離區(S2)、所述第四淺溝槽隔離區(S4)、所述第五淺溝槽隔離區(S5)以及所述第六淺溝槽隔離區(S6)的寬度相等。

6.根據權利要求1所述的用于40納米5V-CMOS電路的ESD防護裝置，其特征在于，所述第一N+注入區(21)、所述第一P+注入區(22)以及所述第一柵氧化層區(23)連接并作為器件的陽極，所述第三N+注入區(32)與所述第四P+注入區(11)連接并作為器件的陰極。

7.根據權利要求1所述的用于40納米5V-CMOS電路的ESD防護裝置，其特征在于，所述第二P+注入區(24)與所述第二N+注入區(31)連接。

8.根據權利要求1所述的用于40納米5V-CMOS電路的ESD防護裝置，其特征在于，所述第二柵氧化層區(34)與所述第三P+注入區(33)連接。