[發明專利]半導體器件及其制造方法

在審

• 申請號: 202011276968.9
• 申請日: 2020-11-16
• 公開（公告）號: CN113345889A
• 公開（公告）日: 2021-09-03
• 發明（設計）人: 彭成毅;李京樺;李松柏
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L27/092;H01L21/8234;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

公開了在FET器件的有源區域上具有鈍化層的半導體器件的結構以及制造該半導體器件的方法。半導體器件包括襯底、設置在襯底上的第一和第二源極/漏極(S/D)區域、設置在第一和第二S/D區域之間的納米結構的溝道區域、鈍化層和包裹納米結構的溝道區域的納米片(NS)結構。每個S/D區域具有以交替配置布置的第一和第二半導體層的堆疊件以及設置在第一和第二半導體層的堆疊件上的外延區域。鈍化層的第一部分設置在外延區域與第一和第二半導體層的堆疊件之間，并且鈍化層的第二部分設置在納米結構的溝道區域的側壁上。本發明的實施例還涉及半導體器件及其制造方法。

技術領域

本發明的實施例涉及半導體器件及其制造方法。

背景技術

隨著半導體技術的進步，對更高的存儲容量、更快的處理系統和更高的性能的需求不斷增長。為了滿足這些需求，半導體工業繼續按比例縮小半導體器件的尺寸，諸如包括平面MOSFET和鰭式場效應晶體管(finFET)的金屬氧化物半導體場效應晶體管(MOSFET)。這種按比例縮小已經增加了半導體制造工藝的復雜性。

發明內容

本發明的實施例提供了一種半導體器件，包括：襯底；第一源極/漏極(S/D)區域和第二源極/漏極(S/D)區域，設置在所述襯底上，其中，所述第一源極/漏極區域和所述第二源極/漏極區域的每個包括以交替配置布置的第一半導體層和第二半導體層的堆疊件，以及設置在所述第一半導體層和第二半導體層的堆疊件上的外延區域；納米結構的溝道區域，設置在所述第一源極/漏極區域和所述第二源極/漏極區域之間；鈍化層，其中，所述鈍化層的第一部分設置在所述外延區域與所述第一半導體層和第二半導體層的堆疊件之間，并且所述鈍化層的第二部分設置在所述納米結構的溝道區域的側壁上；以及納米片(NS)結構，包裹所述納米結構的溝道區域。

本發明的另一實施例提供了一種半導體器件，包括：

第一場效應晶體管(FET)，包括：第一鰭結構，設置在襯底上，第一鈍化層，包裹所述鰭結構，和第一導電類型的第一外延區域，設置在所述第一鈍化層上；以及第二場效應晶體管包括：第二鰭結構，與所述第一鰭結構相鄰地設置在所述襯底上，第二鈍化層，包裹所述第二鰭結構，和第二導電類型的第二外延區域，設置在所述第二鈍化層上，其中，所述第一導電類型和所述第二導電類型彼此不同。

本發明的又一實施例提供了一種用于制造半導體器件的方法，包括：形成鰭結構，所述鰭結構具有以交替配置布置在襯底上的第一半導體層和第二半導體層的堆疊件；在所述鰭結構和所述襯底上沉積鈍化層；在所述鰭結構的第一部分上形成外延區域；在所述鰭結構的第二部分中形成納米結構的溝道區域；以及形成包裹所述納米結構的溝道區域的納米片(NS)結構。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A和圖1B至圖1D分別示出了根據一些實施例的具有鈍化層的半導體器件的等距視圖和截面圖。

圖1E和圖1F至圖1G分別示出了根據一些實施例的具有鈍化層的半導體器件的等距視圖和截面圖。

圖2A至圖2H示出了根據一些實施例的具有鈍化層的半導體器件的溝道區域的不同配置的截面圖。

圖3是根據一些實施例的用于制造具有鈍化層的半導體器件的方法的流程圖。

圖4A至圖13A示出了根據一些實施例的具有鈍化層的半導體器件在其制造工藝的各個階段的等距視圖。

圖4B至圖13B示出了根據一些實施例的具有鈍化層的半導體器件在其制造工藝的各個階段的截面圖。

現在將參考附圖描述示例性實施例。在附圖中，相似的參考標號通常表示相同、功能類似和/或結構類似的元件。

具體實施方式